JP2009522800A - 半導体装置の製造方法およびこの方法によって得られた半導体装置 - Google Patents

半導体装置の製造方法およびこの方法によって得られた半導体装置 Download PDF

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Abstract

本発明は、電界効果トランジスタを有する半導体装置（１０）の製造方法に関し、この方法において、シリコン製の基板（１１）を有する半導体基体（１２）の表面に、埋め込み分離領域（３，４）の上に設置した第１導電型のソース領域（１）およびドレイン領域（２）と、ソース領域とドレイン領域（１，２）との間にあり、第１導電型と反対の第2導電型のチャネル領域（５）と、ゲート誘電体（７）によって半導体基体（１２）の表面から離れ、チャネル領域（５）上に設置したゲート領域（６）と、を設け、また、メサ（Ｍ）を、チャネル領域（５）を形成する半導体基体（１２）内に形成し、ソースおよびドレイン領域（１，２）を、エピタキシャル成長を用いて形成する半導体領域（８）でメサ（Ｍ）の両側の側面上に形成し、したがって、ソースおよびドレイン領域（１，２）は、チャネル領域（５）と接触するものとする。本発明によれば、半導体領域（８）は、半導体領域（８）の厚さのほぼ全体にわたりメサ（Ｍ）と接触するよう形成し、また、ゲート誘電体のレベルより下方に形成する。この方法は、より用途が広く、したがって、得られた装置（１０）は、改善された高周波挙動を有する。

Description

本発明は、電界効果トランジスタを有する半導体装置の製造方法であり、基板を有してシリコンから成る半導体基体の表面に、埋め込み分離領域の上方に位置する第１導通型のソース領域およびドレイン領域と、これらソース領域とドレイン領域との間にあり、第１導通型と反対の第2導通型のチャネル領域と、ゲート誘電体によって半導体基体の表面から離れ、チャネル領域の上方に位置するゲート領域と、を設け、また、チャネル領域を形成する半導体基体の位置にメサを形成し、ソース領域およびドレイン領域を、エピタキシャル成長により形成する半導体領域でメサの両側の側面上に形成し、したがって、ソース領域およびドレイン領域が、チャネル領域と接触するようにした該製造方法に関する。
冒頭で述べた方法は、特許文献１（米国特許第２００５／０１７３７３５号）に記載されている。この特許文献１には、ゲートパターンとは反対側の側面に隣接し、ＭＯＳＦＥＴのチャネル領域における側方表面の一部に沿って延在する集積回路基板の表面をカバーする空乏障壁層を形成することを開示している。ソース／ドレイン層は、空乏障壁層上に設置し、空乏障壁層によって覆われていないチャネル領域の側面と電気的に接触している。チャネル領域は、基板の表面からはみ出ている。空乏障壁層は、Ｌ字状であり、他の装置分離層は、ソース／ドレイン層および空乏障壁層を通して基板の所定の部分に配置する。空乏障壁層は、除去するＳｉＧｅを含み、続いてキャビティを熱酸化物などの絶縁材料で充填する。
米国特許第２００５／０１７３７３５号明細書
この方法の欠点は、一方では、得られたＦＥＴが高周波用途、とくにＲＦ（Radio Frequency／無線周波数）用途にあまり適切でなく、他方で、その方法自体が十分広い用途に使用できない点である。
したがって、本発明の目的は、上述の欠点を回避し、ＲＦ用途に適し、また広い用途に利用できるＦＥＴをもたらす方法を提供することである。
この目的を達成するために、冒頭で述べたタイプの方法は、半導体領域を、ほぼ半導体領域の厚さ全体にわたってメサに接触するよう、またゲート誘電体のレベルより下方に形成することを特徴とする。ゲート誘電体のレベルより下に半導体領域を形成することで、ソース／ドレイン領域とゲート領域との間の容量結合が大幅に減少する。こうして、得られたＦＥＴの高周波挙動は、大幅に改善される。半導体領域がメサの厚さ全体にわたってメサの側面と接触していることで、結晶性のメサの側面から始まる成長プロセス全体にわたりエピタキシャル成長を生ずるため、半導体領域の結晶性が改善される。よりよい結晶性、とくに、トランジスタのチャネル領域とソース／ドレイン領域との間の遷移領域内の結晶性が、装置動作を改善し、また、本発明による方法をより広い用途に利用できるようになる。後者は、メサの側面から始まるエピタキシャル成長によって、分離領域の上に半導体領域を形成する前に分離領域の形成が可能になるために起こる。
好ましい実施形態において、ソース領域およびドレイン領域に、延長部を設け、またソース領域およびドレイン領域を、メサの側面に沿って２回のイオン注入を行うことで半導体領域に形成し、これらイオン注入うち１回のイオン注入中に、スペーサがメサの側面上に存在する状態で行うものとする。これは、所定の特性を有するトランジスタを得る有効な方法を提供する。
好ましくは、延長部を備えるソース領域およびドレイン領域に、相互嵌合状態のくし形構造を設ける。こうして得られたトランジスタは、とてもよい高周波特性を有する。
この実施形態の好ましい変更例において、トランジスタは、半導体基体内に埋め込み分離領域よりもより深く沈み込んだ分離領域によって包囲する。こうして、隣接するトランジスタ間の分離が、沈み込み分離領域内において最適設計と組み合わさる。本発明は、ＳｉＧｅを含む半導体領域の場合、後者は、互いに直交する方向からエッチングする。したがって、形成されたソースおよびドレイン領域の指状部の下にあるＳｉＧｅ領域は、沈み込み分離部を形成する沈み込み領域から始まるエッチングを行う。こうして、この沈み込み分離領域は、ソース／ドレイン領域の指状部間に存在する必要がなく、これは、トランジスタが最小の領域しか占めず、また優れた高周波特性を有することを意味する。
さらにこれに関連する他の実施形態において、埋め込み分離領域を、シリコンおよびゲルマニウムの混晶を含むさらなる半導体領域の形成によって形成し、この半導体領域を半導体領域の形成後に選択エッチングにより除去する。
本発明による方法の多用途性に基づく他の重要な実施形態としては、埋め込み分離領域を、絶縁層のオーバーオール堆積と、これに続く絶縁層の部分除去による半導体領域形成の前に形成する。
他の実施形態において、好ましくは、メサの側面の少なくとも一部を、処理中に、仮スペーサによって保護する。この保護は、とくに均一に堆積した絶縁層の一部を除去するためのエッチングに対しても、また、局部酸化に対しても機能する。窒化ケイ素などの材料は、この仮スペーサの形成に適した材料である。
最後に、本発明は、本発明による方法によって得られた電解効果トランジスタを有する半導体装置も含むことに留意されたい。
本発明のこれら、および他の態様は、図面につき、以下に説明する実施形態から明らかであろう。
図面は、略図であり縮尺どおりに描いておらず、厚さ方向の寸法は分かり易くするためとくに誇張している。異なる図面において、対応する部分は、概して同一参照符号および同じハッチングで示す。
図１〜１３は、本発明に従った方法の第１実施形態による、装置の製造の異なる段階における電界効果トランジスタを備える半導体装置の断面図である。この実施形態においては、装置１０を形成するこの方法は、半導体基板１１からスタートし（図１参照）、必ずしも必要ではないが、この場合半導体基板１１はシリコンを含み、したがって、シリコンから成る半導体基体１２の一部を形成し、また、この実施例においてはｐ型の導通型とする。基板１１は、同様に反対の導通型にすることもできることに留意されたい。さらに、領域１１は、反対の導通型、例えば、ｐ型およびｎ型のシリコン基板内に、例えば、ｎウェル（またはｐウェル）とすることができる。形成すべき装置１０がＮＭＯＳＴの場合、その境界付近で分離領域、いわゆる（浅い／深い）溝またはＬＯＣＯＳ（Local Oxidation of Silicon／シリコンの局部的酸化）分離を含み、この分離領域は製造の初期段階で形成するが、ここでは図面にも示さず、説明もしない。実際、装置１０は、例えばＣＭＯＳ装置１０においてはＮＭＯＳおよびＰＭＯＳ型の、多くのトランジスタを含む。
半導体基体１２の表面に、ゲート酸化物層７を、例えば堆積により形成するが（図２参照）、この実施例においては熱酸化によって形成する。ゲート誘電体層７は、この場合二酸化ケイ素を含み、その厚さを、この実施例においては１．５ｎｍとする。
ゲート酸化物層７上に、ゲート領域形成層６を堆積し（図３参照）、この実施例においては約１２０ｎｍの厚さの多結晶シリコンから成る層を含む。
つづいて、（図４参照）その上に、例えば酸窒化ケイ素から成り、７５ｎｍの厚さのハードマスク層１３を堆積し、フォトリソグラフィおよびエッチングによりパターン形成して、ゲート領域６に対する指状構造を形成する。
次に、（図５参照）指状のゲート領域６を、エッチング、例えばドライ／プラズマエッチング、によって形成する。
それから、（図６参照）例えば窒化ケイ素から成るスペーサ２０を形成し、共形堆積によって形成し、それに続いて、前記堆積の水平部をエッチングバック／除去する。
この後、（図７参照）メサＭを、例えばドライ／プラズマエッチング処理により、半導体基体１２をエッチングすることで、ゲート領域の各指状部の下方に形成する。メサＭ、すなわち半導体基体１２に形成する部分の高さは、例えば１００ｎｍとする。
次に、（図８参照）メサＭと指状にしたゲート領域６との間におけるオープンスペースを、絶縁層３２で充填し、この絶縁層３２は、この実施例においては二酸化ケイ素とし、ＣＶＤ（Chemical Vapor Deposition／化学気相堆積）などの堆積プロセスにより形成する。
続いて、（図９参照）構造１０は、この実施例においてはＣＭＰ（Chemical Mechanical Polishing／化学機械的研磨）技術を用いて平坦化する。
この後、（図１０参照）絶縁層３２の一部を、エッチング（バック）、この実施例においてはドライ／プラズマエッチング処理により除去する。その結果できた分離領域３，４は、例えば厚さが約２５ｎｍであり、また、形成するトランジスタのソースおよびドレイン領域を設置する領域の下に位置する。所定の時間中におけるエッチングは、このステップを行う。エッチング停止層は、例えば異なる絶縁材料から成るが、このエッチング停止層を絶縁層３２内に組み込む場合、エッチングバックは重要でない。
つぎに、（図１１参照）半導体領域８を、エピタキシャル成長、ここではＶＰＥ（Vapor Phase Epitaxy／気相成長）により形成する。絶縁層３２の部分除去により再び露出しているメサＭの側面は、ここでは、この実施例においては側方で進行する、エピタキシャル成長プロセスの開始点として機能する。こうして、埋め込み分離領域３，４を、隣接する２個の境界を画定するメサＭから開始して、シリコン領域の成長後に形成した半導体領域８によって埋設する。半導体領域８は、ゲート領域６の下方に形成すべきチャネル領域５に隣接する遷移領域を有し、この遷移領域は高結晶質を有する。この実施例においては、半導体領域８は、計画的ではなく、または単に適度にドーピングする。
続いて、（図１２参照）仮スペーサ２０およびハードマスク層１３を、例えば選択ウェットエッチング処理ステップにより除去する。
この後（図１３参照）、延長部１Ａ，２Ａを備えたソースおよびドレイン領域を、適切なドーピングイオンの２回のイオン注入を用いて形成する。１回の注入は、ゲート領域６の境界をなし、上述したように形成し、また、ここでは二酸化ケイ素を含むスペーサ９の存在下で行う。こうして、ソースおよびドレイン領域１，２のより深く高濃度にドーピングした部分を形成する。延長部１Ａ，２Ａは、スペーサ９が存在しない部分で形成する。
最後に、ＭＯＳＦＥＴの製造は、例えば二酸化ケイ素から成るプリメタル誘電体の堆積、続いて、そのパターン形成、および、例えばアルミニウムから成る接触金属層の堆積、さらに、接触領域を形成するためのパターン形成を行って完了する。これらのステップは、図面に示さない。（自己整合の）シリサイド処理をさらに使用して、さらにソースおよびドレイン領域２，３とゲート領域６とを接触させる。個々の装置１０は、鋸引きなどの分離技術により得ることができる。
図１４〜２０は、本発明に従った方法の第２実施形態による、装置の製造の異なる段階における電界効果トランジスタを備える半導体装置の断面図である。この実施例の方法は、前例の方法および図１〜７に示された図面と同様に開始する。したがって、ここでは第一実施例の一部の説明を参照する。
第１実施形態から最初に逸脱するステップ（図１４参照）において、付加的な仮スペーサ２１を、メサＭに隣接して形成する。これらのスペーサ２１に対して、異なる材料を選択し、例えば、仮スペーサ２０が二酸化ケイ素を含む場合には窒化ケイ素を選択する。
次に（図１５参照）、他の半導体領域３１を、局部的エピタキシャル成長プロセスによって形成する。領域３１は、ゲルマニウム含有量が約２０原子％のシリコンおよびゲルマニウムの混晶を含み、厚さは約２５ｎｍである。この実施例においては、領域３１は同様に、ＳｉＧｅ領域の頂部に、純シリコンから成る、薄い（例えば５ｎｍの厚さ）保護／キャッピング領域も含む。
続いて（図１６参照）、仮スペーサ２１を、再びエッチングによって除去する。この実施例において、この除去は、これらスペーサ２１は窒化ケイ素を含むとともに、スペーサ２０およびハードマスク層１３が二酸化ケイ素を含むため、熱間リン酸を用いて選択的に行う。
この後（図１７参照）、半導体領域８を、エピタキシャル成長により形成する。スペーサ２１の除去によって再び露出したメサＭの側面は、この実施例において半導体領域３１の上面と共に、エピタキシャル成長プロセスの開始点として機能する。
つぎに（図１８参照）半導体領域３１を、形成すべきトランジスタのソース／ドレイン領域の下方における分離領域３，４に転換する。この実施例において、この転換は、半導体領域３１のＳｉＧｅの選択エッチングにより行う。これは、後の段階でより深い装置１０の分離を形成するのに用いる半導体基体の表面に形成するキャビティを用いることで行う。（図示していないが）前記キャビティ／沈み込み分離領域は、装置１０の個々のソース／ドレイン指状部間に存在する必要がないが、ＳｉＧｅ領域３１をエッチングすることができる。これは、すなわち中間に位置する指状部は、装置１０を囲むキャビティ／沈み込み分離領域が同様に存在する表面に対して直交する方向から達することができるからである。分離領域３，４に存在する空気は、適切な分離を形成する。必要があれば、空虚な領域３，４を、例えばＣＶＤまたは熱酸化プロセスによって、絶縁材料で充填することができる。
続いて（図１９参照）、仮スペーサ２０およびハードマスク層１３を、例えば選択ウェットエッチング処理ステップによって除去する。
この後（図２０参照）、延長部１Ａ，２Ａを備えたソースおよびドレイン領域１，２を形成する。この実施例における最終段階は、第１実施形態の最終段階と全く同じである。
図２１〜２６は、本発明に従った方法の第３実施形態による、装置の製造の異なる段階における電界効果トランジスタを備えた半導体装置の断面図である。この実施例の方法は、上述の実施形態の方法および図１〜５に示された図面と同様に開始する。したがって、ここでは第１実施形態の一部の説明を参照する。
第１実施形態から最初に逸脱するステップにおいて（図２１参照）、仮スペーサ２０を、ゲート領域６およびハードマスク層１３に対する指状構造に隣接して形成する。これらスペーサ２０に対して、窒化ケイ素を含むＬ字状部２０Ａ、および二酸化ケイ素を含む棒状部２０Ｂを有する、二重スペーサ構造を選択する。この構造のスペーサ２０は、一方では熱酸化に対してゲート領域６を保護し、他方ではいかなる位置でも選択的に窒化ケイ素の選択エッチングを行えるという利点がある。
次に（図２２参照）、メサＭを、最初の２個の実施形態と類似した方法で形成する。
この後（図２３参照）、メサＭの側面を、この実施例においては窒化ケイ素を含む、他の仮スペーサ２１によって保護する。
続いて（図２４参照）、埋め込み分離領域３，４を、局部的熱酸化によって形成する。
つぎに（図２５参照）、仮スペーサ２１を、熱間リン酸を用いた選択エッチングによって除去する。
この後（図２６参照）、シリコンを含むさらなる半導体領域３１を、局部的エピタキシャル成長プロセスによって形成する。第１実施形態のように、この領域は、メサＭの側面から開始する横方向エピタキシャル成長によって形成する。
この実施例の製造の最終段階は、例えば上述した２個の実施形態の最終段階と完全に同じで、ここでは別個に説明しない。これら実施形態の説明の一致する部分を根拠として参照する。
上述の実施形態は本発明を限定することなく明確にし、また、当業者は添付した特許請求の範囲から逸脱せずに多くの代案の実施形態を設計できることに留意されたい。例えば、実施形態において、その中にソース／ドレイン領域を形成するエピタキシャル成長させる半導体領域は、計画的ではなく単に適切にドーピングする。しかし、必要があれば、この領域内により高濃度ドーピングを組み込むことが可能である。特許請求の範囲において、括弧の中の参照符号は請求項を限定するように解釈されない。用語「備える」は、請求項に記載された以外の要素またはステップの存在を除外しない。要素に先行する 冠詞“ａ”または“ａｎ”は、この複数の要素の存在を除外しない。
本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第一実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第二実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。 本発明に従った方法の第三実施形態による、装置の製造における異なる段階の電界効果トランジスタを備える半導体装置の断面図である。

Claims (8)

  1. 電界効果トランジスタを有する半導体装置の製造方法であって、基板を有してシリコンから成る半導体基体の表面に、埋め込み分離領域の上方に位置する第１導通型のソース領域およびドレイン領域と、これらソース領域とドレイン領域との間にあり、第１導通型と反対の第2導通型のチャネル領域と、ゲート誘電体によって半導体基体の表面から離れ、チャネル領域の上方に位置するゲート領域と、を設け、また、チャネル領域を形成する半導体基体の位置にメサを形成し、ソース領域およびドレイン領域を、エピタキシャル成長により形成する半導体領域でメサの両側の側面上に形成し、したがって、ソース領域およびドレイン領域が、チャネル領域と接触するようにした該製造方法において、半導体領域を、ほぼ半導体領域の厚さ全体にわたりメサに接触するよう、また、ゲート誘電体のレベルより下方に形成することを特徴とする、製造方法。
  2. 請求項１に記載の製造方法において、ソース領域およびドレイン領域に、延長部を設け、またソース領域およびドレイン領域を、メサの側面に沿って２回のイオン注入を行うことで半導体領域に形成し、これらイオン注入のうち１回のイオン注入中に、スペーサがメサの側面上に存在した状態で行うものとした、製造方法。
  3. 請求項２に記載の製造方法において、延長部を備えるソース領域およびドレイン領域に、相互嵌合状態のくし形構造を設ける、製造方法。
  4. 請求項３に記載の製造方法において、トランジスタを、半導体基体内に埋め込み分離領域よりもずっと深く沈み込んだ分離領域によって包囲する、製造方法。
  5. 請求項１〜４のうちいずれか一項に記載の製造方法において、埋め込み分離領域を、シリコンおよびゲルマニウムの混晶を含む他の半導体領域を形成することによって形成し、この半導体領域を半導体領域の形成後に選択エッチングによって除去する、製造方法。
  6. 請求項１〜４のうちいずれか一項に記載の製造方法において、埋め込み分離領域を、絶縁層のオーバーオール堆積と、これに続く絶縁層の部分除去による半導体領域の形成の前に、形成する、製造方法。
  7. 請求項１〜６のうちいずれか一項に記載の製造方法において、メサの側面の少なくとも一部を、処理中に、仮スペーサによって保護する、製造方法。
  8. 請求項１〜７のうちいずれか一項に記載の製造方法によって得られる電界効果トランジスタを有する半導体装置。
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