CN104752175A

CN104752175A - 一种制作半导体器件的方法

Info

Publication number: CN104752175A
Application number: CN201310738844.1A
Authority: CN
Inventors: 赵杰; 宋伟基
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2015-07-01
Anticipated expiration: 2033-12-27
Also published as: CN104752175B

Abstract

本发明涉及一种制作半导体器件的方法，根据本发明提出了一种新的去除Core区域中虚拟栅极材料层的方法，采用沉积底部抗反射涂层覆盖IO器件区域来去除Core区域中的虚拟栅极材料层和虚拟栅极氧化层，以避免对半导体器件产生损伤的问题和避免光刻胶残留的问题，最终提高了半导体器件的性能。

Description

一种制作半导体器件的方法

技术领域

本发明涉及半导体器件工艺，具体地，本发明涉及一种半导体器件的制作方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度（EOT），例如缩小至约1.1nm。在后高K（high-klast，HK last process）技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层（chemical oxide IL）代替热栅氧化物层（thermal gate oxide）。

在目前的“后高K/后金属栅极(high-K&gate last)”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨（CMP）去除多余的功函数层和金属电极层，以形成金属栅极。

如图1A-1D所示，为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图，如图1A所示，半导体衬底100包括core area（核心区域）和IO area（输入输出区域），在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B，虚拟栅极材料层103A、103B以及位于栅极介电层和虚拟栅极材料层两侧的侧墙，在半导体衬底上形成接触孔刻蚀停止层104和层间介电层105，执行化学机械研磨（CMP）去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。

如图1B所示，去除虚拟栅极101A、101B中的虚拟栅极材料层103A、103B以露出栅极介电层102A、102B以及侧墙，形成沟槽106A、106B。

如图1C所示，在半导体衬底100上形成底部抗反射涂层107，底部抗反射涂层107填充沟槽106A、106B且覆盖侧墙、接触孔刻蚀停止层104和层间介电层105。在底部抗反射涂层107上形成图案化的光刻胶层108，图案化的光刻胶层108覆盖IO区域露出Core区域。

如图1D所示，接着采用干法刻蚀去除core区域中的底部抗反射涂层以去除栅极介电层102A。

现有技术中使用“后栅极(high-K&gate last)”工艺形成金属栅极的方法中，采用干法刻蚀去除core区域中的底部抗反射涂层的过程中将损伤半导体器件并且降低Core区域中器件的性能。

因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提出了一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极结构和第二虚拟栅极结构，其中所述第一虚拟栅极结构包括第一虚拟栅极材料层和第一栅极氧化层，所述第二虚拟栅极结构包括第二虚拟栅极材料层和第二栅极氧化层；去除所述第二虚拟栅极结构中的所述第二虚拟栅极材料层露出所述第二栅极氧化层以形成第一沟槽；在所述半导体衬底上形成底部抗反射涂层，其中所述底部抗反射涂层填充所述第一沟槽；回刻蚀所述底部抗反射涂层以露出所述第一虚拟栅极结构中的所述第一虚拟栅极材料层；去除所述第一虚拟栅极结构中的所述第一虚拟栅极材料层和所述第一栅极氧化层以形成第二沟槽；去除所述第一沟槽中的所述底部抗反射涂层以露出所述第二栅极氧化层。

优选地，所述底部抗反射涂层的材料为DUO或者非晶碳，虚拟栅极材料层的材料为非晶硅、多晶硅或者掺杂的硅。

优选地，采用干法刻蚀或者湿法刻蚀去除所述沟槽中的所述底部抗反射涂层。

优选地，所述第一区域为核心区域，所述第二区域为输入输出区域。

优选地，所述第一栅极氧化层的厚度为5埃至30埃，所述第二栅极氧化层的厚度为20埃至100埃。

优选地，采用干法刻蚀、湿法刻蚀或者气相法刻蚀去除所述第一虚拟栅极结构中的所述第一栅极氧化层。

优选地，采用干法刻蚀、湿法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极结构中的所述第一虚拟栅极材料层和所述第二虚拟栅极结构中的所述第二虚拟栅极材料层。

综上所述，在本发明提出了一种新的去除Core区域中虚拟栅极材料层的方法，采用沉积底部抗反射涂层覆盖IO器件区域来去除Core区域中的虚拟栅极材料层和虚拟栅极氧化层，以避免对半导体器件产生损伤的问题和避免光刻胶残留的问题，最终提高了半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1D为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图；

图2A-2G为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面将结合图2A-2G对本发明所述半导体器件的制备方法进行详细描述。首先参照图2A，提供半导体衬底200，所述半导体衬底200具有有源区；

具体地，在本发明的一具体实施方式中所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。

在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。

在所述衬底中形成N阱或者P阱结构，在本发明的一实施例中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。

在本发明的一具体实施例中，半导体衬底200包括core区域和IO区域。

接着，在所述半导体衬底200的core区域和IO区域上形成IO器件的第二栅极氧化层201。所述第二栅极氧化层201的厚度为20埃至100埃。可以采用热氧化工艺形成第二栅极氧化层201。

如图2B所示，采用光刻工艺去除位于Core区域中的第二栅极氧化层201以露出半导体衬底。

示例性地，在第二栅极氧化层201上形成图案化的光刻胶层202，所述光刻胶层202覆盖IO区域露出Core区域，采用湿法刻蚀或者干法刻蚀等适合的工艺去除位于Core区域中的第二栅极氧化层201以露出半导体衬底。

如图2C所示，在半导体衬底的Core区域上形成Core器件的第一栅极氧化层203，即虚拟栅极氧化层203，接着，去除图案化的光刻胶层202，露出IO区域中的第二栅极氧化层201。其中，所述虚拟栅极氧化层203的厚度为5埃至30埃。可以采用热氧化工艺、化学气相沉积或者化学氧化工艺形成虚拟栅极氧化层203。

示例性地，位于半导体衬底200上的虚拟栅极氧化层203的厚度小于第二栅极氧化层201的厚度。

然后，如图2D所示，在所述虚拟栅极氧化层203和第二栅极氧化层201上沉积虚拟栅极材料层，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10¹⁸到大约1×10²²个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。

类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。

所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

然后对所述虚拟栅极材料层进行蚀刻，以得到虚拟栅极材料层204A、204B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层以及第二栅极氧化层201和虚拟栅极氧化层203，形成虚拟栅极结构205A、205B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和所述第一和第二栅极氧化层以形成虚拟栅极结构，其中所述刻蚀工艺停止虚拟栅极材料层下方的所述第一和第二栅极氧化层，以保证没有损耗Core区域和IO区域中的所述第一和第二栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。

在所述虚拟栅极结构205A、205B上形成偏移侧壁206，具体地，在所述衬底上共形沉积（conformal deposition）偏移侧壁的材料层，以在所述虚拟栅极结构205A、205B上形成厚度相同或大致相同的覆盖层，在蚀刻去除衬底以及虚拟栅极结构205A、205B水平面上的偏移侧壁的材料层后，形成偏移侧壁206，共形沉积形成的所述偏移侧壁206厚度均一，在所述多晶硅侧壁上可以更加清楚地确定所述第一偏移侧壁的关键尺寸，在后面的步骤中更加清楚地确定所述金属栅极的关键尺寸。

作为优选，在本发明的实施例中，为了使获得的形成偏移侧壁206的厚度更加均一，清楚地确定所述金属栅极的关键尺寸，所述偏移侧壁206材料层选用原子层沉积(ALD)的方法沉积形成，选用原子层沉积(ALD)的方法沉积第一偏移侧壁的材料层时，在水平面以及虚拟栅极结构205A、205B的侧壁上形成的厚度都一样，更加均一，确保了所述半导体器件的性能；在本发明的一具体实施方式中所述第一偏移侧壁206选用氧化物，优选氧化硅，所述氧化物通过原子层沉积(ALD)的方法形成。

执行LDD注入的步骤，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

然后在所述栅极两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。

作为优选，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。

在本发明的一实施例中，可以选用干法蚀刻所述源漏区以形成凹槽，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。然后在所述凹槽中外延生长SiGe层；所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

然后在所述虚拟栅极结构205A、205B上形成间隙壁207，所述栅极间隙壁207可以为SiO₂、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁207为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。

然后执行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。

然后执行应力记忆效应（Stress memorization technique，简称SMT），以在所述器件制备工艺中引入应力，具体地，在器件源漏注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力对提高NMOS器件电子迁移率有益。

接着，在所述半导体衬底200上沉积接触孔蚀刻停止层（CESL）208，所述接触孔蚀刻停止层（CESL）208可包含SiCN、SiN、SiC、SiOF、SiON中的一种或者多种，在本发明的一实施例中，优选在所述衬底上形成一层SiN，然后在所述SiN上继续沉积一层SiC，以形成所述接触孔蚀刻停止层208，其中所述接触孔蚀刻停止层208并不局限于上述一种组合。

沉积层间介电层209（ILD）于半导体衬底以及虚拟栅极结构上。所述层间介电层209可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

沉积层间介电层209之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极上。

执行平坦化步骤之后，去除所述虚拟栅极结构205B中的虚拟栅极材料层204B，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除所述虚拟栅极结构205B中的虚拟栅极材料层204B露出第二栅极氧化层201和偏移侧壁206，以形成沟槽；

示例性地，在所述半导体衬底200上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖Core区域露出IO区域，根据图案化的光刻胶层刻蚀去除IO区域中的虚拟栅极材料层204B。

当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。

如图2E所示，在所述半导体衬底上200形成底部抗反射涂层210，具体地，在IO区域中的沟槽的底部以及侧壁、所述层间介电层209、虚拟栅极结构205A，以及位于虚拟栅极结构205A和IO区域中的沟槽两侧的偏移侧壁206、间隙壁207，接触孔刻蚀停止层208上形成底部抗反射涂层210。

回刻蚀所述底部抗反射涂层210以露出Core区域中的虚拟栅极材料层204A保留位于IO区域沟槽中的底部抗反射涂层210’。

示例性地，所述底部抗反射涂层210具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。所述底部抗反射涂层的材料可以为但不限于有机材料，所述有机材料包括深紫外线吸收氧化(DUO，Deep Ultra Violet LightAbsorbing Oxide)材料、非晶碳或者其他适合的材料。

如图2F所示，在执行所述回刻蚀以露出Core区域中的虚拟栅极材料层204A之后，刻蚀去除Core区域中的虚拟栅极材料层204A以在虚拟栅极材料层204A的原有位置形成沟槽结构211。可以采用干法刻蚀去除虚拟栅极和栅极介质层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀去除虚拟栅极之后，可执行一软湿法清洗（soft WET）步骤以去除沟槽结构211中的残余物。或者，可以采用湿法刻蚀去除虚拟栅极，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用干-湿混合刻蚀。

接着，如图2G所示，刻蚀去除Core区域中的虚拟栅极氧化层203露出所述半导体衬底200以在Core区域中形成沟槽212。所述刻蚀工艺可以采用干法刻蚀、湿法刻蚀或者气相法刻蚀等适合的工艺。其中，在采用湿法刻蚀执行所述刻蚀工艺时，所述湿法刻蚀需要提供足够的过刻蚀以确保在形成的沟槽212底部没有氧化残留物。

示例性地，采用SiCoNi干法刻蚀制程蚀刻去除core区域中的虚拟栅极氧化层203。在本发明的一具体实施方式中选用干法蚀刻去除core区域中的虚拟栅极氧化层203，其中，在该蚀刻中所述虚拟栅极氧化层203、层间介电层209以及接触孔刻蚀停止层208的蚀刻速率几乎相同，刻蚀虚拟栅极氧化层203的刻蚀速率和刻蚀层间介电层以及接触孔刻蚀停止层的刻蚀速率的比将近1:1，所以层间介电层209和接触孔刻蚀停止层208的损耗的台阶（step）高度小于1nm。

需要说明的是，上述去除虚拟栅极氧化层203的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

接着，去除IO区域中的底部抗反射涂层210’以露出第二栅极氧化层201，形成沟槽213。可以采用干法刻蚀或者湿法刻蚀等适合的工艺去除IO区域中的底部抗反射涂层。

示例性地，在采用干法刻蚀去除IO区域中的底部抗反射涂层时，所述干法刻蚀提供高刻蚀选择比在底部抗反射涂层和其它层之间，所述其他层例如第二栅极氧化层、接触孔刻蚀停止层等。

示例性地，在采用湿法刻蚀去除IO区域中的底部抗反射涂层时，可以避免对半导体衬底的损伤。

参照图3，其中示出了本发明的一具体实施方式的工艺流程图，具体地包括以下步骤：

步骤301提供半导体衬底，所述半导体衬底包括core区域和IO区域，所述半导体衬底具有阱和STI；

步骤302在所述半导体衬底的core区域和IO区域上形成第一和第二栅极氧化层；

步骤303在第一和第二栅极氧化层上形成虚拟栅极材料层，刻蚀所述虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极结构；

步骤304在所述虚拟栅极结构的侧壁上形成偏移侧壁，在所述虚拟栅极结构的两侧执行LDD离子注入，在所述源漏区上生长应力层，在所述偏移侧壁上形成栅极间隙壁，进行源漏离子注入，以形成源漏区；

步骤305在所述衬底上沉积接触孔蚀刻停止层，在所述接触孔蚀刻停止层上沉积层间介质层，并执行化学机械研磨；

步骤306去除IO区域的所述虚拟栅极结构中的虚拟栅极材料层，以形成沟槽；

步骤307在半导体衬底上形成底部抗反射涂层，所述底部抗反射涂层填充所述沟槽和覆盖层间介电层；

步骤308回刻蚀所述底部抗反射涂层，以露出Core区域中的虚拟栅极材料层；

步骤309去除Core区域中的虚拟栅极材料层和第一栅极氧化层；

步骤310去除IO区域第一沟槽中的底部抗反射涂层露出第二栅极氧化层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域；

在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极结构和第二虚拟栅极结构，

其中所述第一虚拟栅极结构包括第一虚拟栅极材料层和第一栅极氧化层，所述第二虚拟栅极结构包括第二虚拟栅极材料层和第二栅极氧化层；

去除所述第二虚拟栅极结构中的所述第二虚拟栅极材料层露出所述第二栅极氧化层以形成第一沟槽；

在所述半导体衬底上形成底部抗反射涂层，其中所述底部抗反射涂层填充所述第一沟槽；

回刻蚀所述底部抗反射涂层以露出所述第一虚拟栅极结构中的所述第一虚拟栅极材料层；

去除所述第一虚拟栅极结构中的所述第一虚拟栅极材料层和所述第一栅极氧化层以形成第二沟槽；

去除所述第一沟槽中的所述底部抗反射涂层以露出所述第二栅极氧化层。

2.根据权利要求1所述的方法，其特征在于，所述底部抗反射涂层的材料为DUO或者非晶碳，虚拟栅极材料层的材料为非晶硅、多晶硅或者掺杂的硅。

3.根据权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀去除所述第一沟槽中的所述底部抗反射涂层。

4.根据权利要求1所述的方法，其特征在于，所述第一区域为核心区域，所述第二区域为输入输出区域。

5.根据权利要求1所述的方法，其特征在于，所述第一栅极氧化层的厚度为5埃至30埃，所述第二栅极氧化层的厚度为20埃至100埃。

6.根据权利要求1所述的方法，其特征在于，采用干法刻蚀、湿法刻蚀或者气相法刻蚀去除所述第一虚拟栅极结构中的所述第一栅极氧化层。

7.根据权利要求1所述的方法，其特征在于，采用干法刻蚀、湿法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极结构中的所述第一虚拟栅极材料层和所述第二虚拟栅极结构中的所述第二虚拟栅极材料层。