CN104810324A - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制作半导体器件的方法，根据本发明的方法提出了采用牺牲层以实现形成NMOS金属栅极结构和PMOS金属栅极结构。在形成有牺牲层的条件下，NMOS金属栅极或者PMOS金属栅极的边缘没有隔离层。在本发明的制作方法中可以先形成PMOS金属栅极结构再形成NMOS金属栅极结构，还可以先形成NMOS金属栅极结构再形成PMOS金属栅极结构。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种在后高K/金属栅极技术中分别制作CMOS器件结构的方法。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal gate last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。传统的平面半导体器件技术受到物理限制并且很难满足具有缩小沟槽的半导体器件的性能，但是FinFET技术中的三栅（tri-gate）工艺能够获得良好的器件性能。
在现有的后高K/后金属栅极(high-K&gate last)技术中，在形成金属栅极沟槽之后在金属栅极沟槽中沉积形成高Ｋ介电层和覆盖层，这将不利于金属栅极薄膜堆叠结构的形成。具体地，去除NMOS区域和PMOS区域中的虚拟栅极和虚拟栅极氧化层以形成金属栅极沟槽，在NMOS区域和PMOS区域中的金属栅极沟槽沉积形成高Ｋ介电层和覆盖层。如果分别形成NMOS区域和PMOS区域中的金属栅极结构，在NMOS金属栅极和PMOS金属栅极的边缘会形成高K介电层，这将产生高栅极电阻。如果同时形成NMOS区域和PMOS区域中的金属栅极结构，将面临着执行双功函数金属栅极工艺以分别满足PMOS金属栅极的功函数金属层和NMOS金属栅极的功函数金属层的要求，这将导致形成金属栅极薄膜堆叠结构工艺和填充工艺变复杂。
如图1A-1F所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，1A所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，在虚拟栅极101A、101B的两侧形成侧墙102，在半导体衬底上层间介电层103，执行化学机械研磨（CMP）使得层间介电层和虚拟栅极结构的顶部齐平。
如图1B所示，去除PMOS区域和NMOS区域中的虚拟栅极101A、101B中，以露出半导体衬底100和侧墙102，形成金属栅极沟槽104A、104B。在刻蚀过程中，侧墙102用于保护金属栅极沟槽104A、104B的侧壁。
如图1C所示，在金属栅极沟槽104A、104B的底部形成界面层，在半导体衬底100上依次形成高K介电层105、覆盖层106、阻挡层107和P型功函数金属层108，在P型功函数金属层108上形成牺牲层109，牺牲层109用于填充金属栅极沟槽104A、104B，在牺牲层109上形成光刻胶层110。
如图1D所示，采用光刻工艺处理光刻胶层110以形成图案化的光刻胶层110’，根据图案化的光刻胶层110’去除NMOS区域中的牺牲层和P型功函数金属层。去除图案化的光刻胶层110’，以及去除位于层间介电层103上的牺牲层
如图1E所示，在半导体衬底100上形成牺牲层111和图案化的光刻胶层112，根据图案化的光刻胶层112回刻蚀去除PMOS区域中的牺牲层和位于PMOS区域金属栅极沟槽104A顶部附近的P型功函数金属层108。去除牺牲层111和图案化的光刻胶层112
如图1F所示，在半导体衬底100上依次形成N型功函数金属层和金属电极层，以填充金属栅极沟槽104A、104B。执行化学机械研磨以形成金属栅极113A、113B。
因此，需要一种新的制作半导体器件方法，以解决现有技术中的问题，提高半导体器件的性能和良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极，其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；执行平坦化工艺以露出所述层间介电层；去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；在所述半导体衬底上依次形成高K介电层和牺牲层；回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层；去除位于所述第二沟槽中剩余的所述牺牲层；在所述第二沟槽的底部和侧壁上依次形成覆盖层、阻挡层、N型功函数金属层和金属电极层；执行平坦化工艺。
本发明还提出了另一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；执行平坦化工艺以露出所述层间介电层；去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层和牺牲层；回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层、所述覆盖层和所述阻挡层；去除位于所述第二沟槽中剩余的所述牺牲层；在所述第二沟槽的底部和侧壁上依次形成N型功函数金属层和金属电极层；执行平坦化工艺。
优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
优选地，所述牺牲层的材料为非晶硅或者非晶硅化物，采用ALD或者CVD形成所述牺牲层。
优选地，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
优选地，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
优选地，采用湿法刻蚀或者在反应腔室内没有等离子体的干法刻蚀去除所述牺牲层。
优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层。
优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层、所述覆盖层和所述阻挡层。
综上所述，根据本发明的方法提出了采用牺牲层以实现形成NMOS金属栅极结构和PMOS金属栅极结构。在形成有牺牲层的条件下，NMOS金属栅极或者PMOS金属栅极的边缘没有隔离层，例如氧化物层或者高K介电层。在本发明的制作方法中可以先形成PMOS金属栅极结构再形成NMOS金属栅极结构，还可以先形成NMOS金属栅极结构再形成PMOS金属栅极结构。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1F为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；
图2A-2H为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
图4A-4H为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例1
下面将结合图2A-2H对本发明所述半导体器件的制备方法进行详细描述。首先参照图2A，提供半导体衬底200，所述半导体衬底200具有有源区；
具体地，在本发明的一具体实施方式中所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在本发明的一具体实施例中，半导体衬底200包括PMOS区域和NMOS区域。
接着，在所述半导体衬底200的PMOS区域和NMOS区域上形成虚拟栅极氧化层201。所述虚拟栅极氧化层201的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层201，虚拟栅极氧化层201的材料为二氧化硅。
在所述虚拟栅极氧化层201沉积虚拟栅极材料层202，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉（diffusion furnace）、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后，对所述虚拟栅极材料层202和虚拟栅极氧化层201进行蚀刻，以得到虚拟栅极203A、203B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层202和虚拟栅极氧化层201，形成虚拟栅极203A、203B，所述虚拟栅极203A、203B包括虚拟栅极氧化层201A、201B和虚拟栅极材料层202A、202B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
然后在所述虚拟栅极结构203A、203B上形成间隙壁204，所述栅极间隙壁204可以为SiO2、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁204为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。
沉积层间介电层205（ILD）于半导体衬底200和虚拟栅极203A、203B上。所述层间介电层205可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层205之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极203A、203B上。
在层间介电层205和虚拟栅极203A、203B上形成图案化的光刻胶层206，图案化的光刻胶层206覆盖NMOS区域露出PMOS区域。
如图2B所示，根据图案化的光刻胶层206去除PMOS区域中的虚拟栅极材料层202A和虚拟栅极氧化层201A以形成金属栅极沟槽207，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层202A和虚拟栅极氧化层201A以形成金属栅极沟槽207。其中，在采用干法刻蚀去除虚拟栅极氧化层201A，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层206，以露出层间介电层205和NMOS区域中的虚拟栅极203B。
如图2C所示，在所述PMOS区域的所述金属栅极沟槽207的底部半导体衬底200上沉积形成界面层（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
金属栅极沟槽207的底部及层面上沉积高K（HK）介电层208，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层208上形成覆盖层209，覆盖层209的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层209上沉积形成阻挡层210，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层210上形成P型功函数金属层211，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层（PWF）的材料可以选择为但不限于TixN1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层211上形成金属电极层212，金属电极层212的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200的PMOS区域中形成金属栅极结构。
如图2D所示，执行平坦化工艺去除位于层间介电层205上的高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层，以使金属栅极结构213A、层间介电层205和虚拟栅极203B的顶部齐平。可以采用化学机械研磨和回刻蚀工艺执行所述平坦化工艺。
在层间介电层205和金属栅极结构213A上形成图案化的光刻胶层214，图案化的光刻胶层214覆盖PMOS区域露出NMOS区域。
根据图案化的光刻胶层214去除NMOS区域中的虚拟栅极材料层202B和虚拟栅极氧化层201B以形成金属栅极沟槽215，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层202B和虚拟栅极氧化层201B以形成金属栅极沟槽215。其中，在采用干法刻蚀去除虚拟栅极氧化层201B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remoteplasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层214，以露出层间介电层205和PMOS区域中的金属栅极结构213A。
如图2E所示，在NMOS区域中的金属沟槽栅极215的底部形成界面层（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
在半导体衬底200上形成高K（HK）介电层216，具体的，在层间介电层205、金属栅极沟槽215的底部及侧壁上沉积高K（HK）介电层216，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
接着，在半导体衬底200上形成牺牲层217，具体地，在NMOS区域中的金属栅极沟槽215沟槽的底部以及侧壁、所述层间介电层205、侧墙204、金属栅极结构213A上形成牺牲层217。牺牲层217的材料可以选择为但不限于有机材料（例如DUO，DUV Light Absorbing Oxide，深紫外线吸收氧化材料）、非晶碳或者其他适合的材料，所述牺牲层217的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。
然后，如图2F所示，回刻蚀去除位于层间介电层205上的牺牲层，再去除位于金属栅极沟槽215中的部分牺牲层以在NMOS区域中的金属栅极沟槽中剩余一定厚度的牺牲层217’。
如图2G所示，刻蚀去除位于层间介电层205上的高K介电层和位于NMOS区域金属栅极沟槽215顶部附近的高K介电层，以露出层间介电层205和金属栅极沟槽215的侧壁204。
示例性地，采用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除位于层间介电层205上的高K介电层和位于NMOS区域金属栅极沟槽215顶部附近的高K介电层。
如图2H所示，去除位于NMOS区域金属栅极沟槽215中剩余的牺牲层217’，以露出高K介电层。接着，在金属栅极沟槽215的底部以及侧面依次沉积形成覆盖层218，覆盖层218的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层218上沉积形成阻挡层219，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层219上上依次沉积形成N型功函数金属层220和金属电极层221，NMOS功函数金属层220和金属电极层221覆盖半导体衬底。N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构213B。
接着，执行化学机械研磨（CMP）工艺或者回刻蚀工艺以平坦化NMOS器件，去除位于层间介电层205上的覆盖层、阻挡层、金属电极层和N型功函数金属层，并且使NMOS区域中的金属栅极213B的顶部、PMOS区域中的金属电极213A的顶部、栅极间隙壁204和层间介电层205的顶部齐平。
参照图3，其中示出了本发明的一具体实施方式的工艺流程图，具体地包括以下步骤：
步骤301提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI；
步骤302在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
步骤303去除PMOS区域中的第一虚拟栅极，以形成第一金属栅极沟槽；
步骤304在第一金属栅极沟槽中形成第一金属栅极；
步骤305去除NMOS区域中的第二虚拟栅极，以形成第二金属栅极沟槽；
步骤306在半导体衬底上依次形成高K介电层和牺牲层，执行平坦化工艺露出层间介电层；
步骤307回刻蚀去除第二金属栅极沟槽中部分的牺牲层；
步骤308去除层间介电层和第二金属栅极沟槽顶部附近的高K介电层；
步骤309去除第二金属栅极沟槽中剩余的牺牲层，在第二金属栅极沟槽中形成第二金属栅极。
上述形成PMOS区域的金属栅极和NMOS区域中金属栅极的顺序可以互换。例如先去除所述NMOS虚拟栅极，沉积金属层形成NMOS金属栅极，接着去除所述PMOS虚拟栅极，采用牺牲层形成PMOS金属栅极。根据本发明制作的半导体器件在NMOS区域和PMOS区域的边界处具有由覆盖层、阻挡层和N型功函数金属层组成的三层金属层。
实施例2
下面将结合图4A-4H对本发明所述半导体器件的制备方法进行详细描述。首先参照图4A，提供半导体衬底400，所述半导体衬底400具有有源区；
具体地，在本发明的一具体实施方式中所述半导体衬底400可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在本发明的一具体实施例中，半导体衬底400包括PMOS区域和NMOS区域。
接着，在所述半导体衬底400的PMOS区域和NMOS区域上形成虚拟栅极氧化层401。所述虚拟栅极氧化层401的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层401，虚拟栅极氧化层401的材料为二氧化硅。
在所述虚拟栅极氧化层401沉积虚拟栅极材料层402，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉（diffusion furnace）、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后，对所述虚拟栅极材料层402和虚拟栅极氧化层401进行蚀刻，以得到虚拟栅极403A、403B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层402和虚拟栅极氧化层401，形成虚拟栅极403A、403B，所述虚拟栅极403A、403B包括虚拟栅极氧化层401A、401B和虚拟栅极材料层402A、402B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
然后在所述虚拟栅极结构403A、403B上形成间隙壁404，所述栅极间隙壁404可以为SiO2、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁404为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。
沉积层间介电层405（ILD）于半导体衬底400和虚拟栅极403A、403B上。所述层间介电层405可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层405之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极403A、403B上。
在层间介电层405和虚拟栅极403A、403B上形成图案化的光刻胶层406，图案化的光刻胶层406覆盖NMOS区域露出PMOS区域。
如图4B所示，根据图案化的光刻胶层406去除PMOS区域中的虚拟栅极材料层402A和虚拟栅极氧化层401A以形成金属栅极沟槽407，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层402A和虚拟栅极氧化层401A以形成金属栅极沟槽407。其中，在采用干法刻蚀去除虚拟栅极氧化层401A，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层406，以露出层间介电层405和NMOS区域中的虚拟栅极403B。
如图4C所示，在所述PMOS区域的所述金属栅极沟槽407的底部半导体衬底400上沉积形成界面层（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
金属栅极沟槽407的底部及层面上沉积高K（HK）介电层408，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层408上形成覆盖层409，覆盖层409的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层409上沉积形成阻挡层410，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层410上形成P型功函数金属层411，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层（PWF）的材料可以选择为但不限于TixN1-x,TaC,MoN,TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层411上形成金属电极层412，金属电极层412的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400的PMOS区域中形成金属栅极结构413A。
如图4D所示，执行平坦化工艺去除位于层间介电层405上的高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层，以使金属栅极结构413A、层间介电层405和虚拟栅极403B的顶部齐平。可以采用化学机械研磨和回刻蚀工艺执行所述平坦化工艺。
在层间介电层405和金属栅极结构413A上形成图案化的光刻胶层414，图案化的光刻胶层414覆盖PMOS区域露出NMOS区域。
根据图案化的光刻胶层414去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽415，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽415。其中，在采用干法刻蚀去除虚拟栅极氧化层401B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remoteplasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
采用灰化工艺去除图案化的光刻胶层414，以露出层间介电层405和PMOS区域中的金属栅极结构413A。
如图4E所示，在NMOS区域中的金属沟槽栅极415的底部形成界面层（IL）。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600℃至1000℃，形成的热氧物层的厚度为3埃至8埃。
在半导体衬底400上形成高K（HK）介电层416，具体的，在层间介电层405、金属栅极沟槽415的底部及侧壁上沉积高K（HK）介电层416，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。在高K介电层416沉积形成覆盖层417，覆盖层417的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层417上沉积形成阻挡层418，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。
接着，在半导体衬底400上形成牺牲层419，具体地，在NMOS区域中的金属栅极沟槽415沟槽的底部以及侧壁、所述层间介电层405、侧墙404、金属栅极结构413A上形成牺牲层419。牺牲层419的材料可以选择为但不限于有机材料（例如DUO，DUV Light Absorbing Oxide，深紫外线吸收氧化材料）、非晶碳或者其他适合的材料，所述牺牲层419的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。
然后，如图4F所示，回刻蚀去除位于层间介电层405上的牺牲层，再去除位于金属栅极沟槽415中的部分牺牲层以在NMOS区域中的金属栅极沟槽中剩余一定厚度的牺牲层419’。
如图4G所示，刻蚀去除位于层间介电层405以及位于NMOS区域金属栅极沟槽215顶部附近的高K介电层、覆盖层和阻挡层，以露出层间介电层405和金属栅极沟槽415的侧壁404。
示例性地，采用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除位于层间介电层405以及位于NMOS区域金属栅极沟槽415顶部附近的高K介电层、覆盖层和阻挡层。
如图4H所示，去除位于NMOS区域金属栅极沟槽415中剩余的牺牲层419’，以露出阻挡层。接着，在金属栅极沟槽415的底部以及侧面依次沉积形成N型功函数金属层420和金属电极层421，NMOS功函数金属层420和金属电极层421覆盖半导体衬底。N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域和PMOS区域中形成金属栅极结构413B。
接着，执行化学机械研磨（CMP）工艺或者回刻蚀工艺以平坦化NMOS器件，去除位于层间介电层405上的金属电极层和N型功函数金属层，并且使NMOS区域中的金属栅极413B的顶部、PMOS区域中的金属电极413A的顶部、栅极间隙壁404和层间介电层405的顶部齐平。
参照图5，其中示出了本发明的另一具体实施方式的工艺流程图，具体地包括以下步骤：
步骤501提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI；
步骤502在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
步骤503去除PMOS区域中的第一虚拟栅极，以形成第一金属栅极沟槽；
步骤504在第一金属栅极沟槽中形成第一金属栅极；
步骤505去除NMOS区域中的第二虚拟栅极，以形成第二金属栅极沟槽；
步骤506在半导体衬底上依次形成高K介电层、覆盖层、阻挡层和牺牲层，执行平坦化工艺露出层间介电层；
步骤507回刻蚀去除第二金属栅极沟槽中部分的牺牲层；
步骤508去除层间介电层上和第二金属栅极沟槽顶部附近的高K介电层；
步骤509去除第二金属栅极沟槽中剩余的牺牲层，在第二金属栅极沟槽中形成第二金属栅极。
上述形成PMOS区域的金属栅极和NMOS区域中金属栅极的顺序可以互换。例如先去除所述NMOS虚拟栅极，沉积金属层以形成NMOS金属栅极，接着去除所述PMOS虚拟栅极，采用牺牲层形成PMOS金属栅极。根据本发明制作的半导体器件在NMOS区域和PMOS区域的边界处具有一层N型功函数金属层。
综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中分别形成界面层以提高器件的性能和NBTI的性能，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。由于对PMOS区域执行SiGe工艺，PMOS区域比NMOS区域更容易满足工艺要求，在PMOS区域中，采用掺杂有氟的热氧化物层代替化学氧化物层有利于PMOS器件。在NMOS区域中，采用SiON材料代替化学氧化物层作为界面层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种制作半导体器件的方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极，
其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；
去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；
在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；
执行平坦化工艺以露出所述层间介电层；
去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；
在所述半导体衬底上依次形成高K介电层和牺牲层；
回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；
刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层；
去除位于所述第二沟槽中剩余的所述牺牲层；
在所述第二沟槽的底部和侧壁上依次形成覆盖层、阻挡层、N型功函数金属层和金属电极层；
执行平坦化工艺。
2.一种制作半导体器件的方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；
去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；
在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；
执行平坦化工艺以露出所述层间介电层；
去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；
在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层和牺牲层；
回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；
刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层、所述覆盖层和所述阻挡层；
去除位于所述第二沟槽中剩余的所述牺牲层；
在所述第二沟槽的底部和侧壁上依次形成N型功函数金属层和金属电极层；
执行平坦化工艺。
3.如权利要求1或2所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
4.如权利要求1或2所述的方法，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
5.如权利要求1或2所述的方法，其特征在于，所述牺牲层的材料为非晶硅或者非晶硅化物，采用ALD或者CVD形成所述牺牲层。
6.如权利要求1或2的方法，其特征在于，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
7.如权利要求6所述的方法，其特征在于，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
8.如权利要求1或2所述的方法，其特征在于，采用湿法刻蚀或者在反应腔室内没有等离子体的干法刻蚀去除所述牺牲层。
9.如权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层。
10.如权利要求2所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层、所述覆盖层和所述阻挡层。
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