CN105244318B - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明公开了一种半导体器件及其制造方法和电子装置，所述方法包括提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极；去除所述虚拟栅极以形成第一沟槽和第二沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；去除第二区域中的牺牲层；在所述半导体衬底上形成间隙壁保护层；去除第二区域中的间隙壁保护层；去除第二区域中位于第二沟槽中的牺牲层；去除第二区域中的P型功函数金属层；去除第一区域中的牺牲层和间隙壁保护层；在半导体衬底上依次沉积形成N型功函数金属层和金属电极层。根据本发明的制作方法，避免了NMOS器件的等离子体损伤，进一步，提高了半导体器件的性能和良品率。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT)，例如缩小至约1.1nm。在后高K(high-k last，HK last process)技术中，为了得到较小的EOT的厚度，采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermalgate oxide)。

在目前的“后高K/后金属栅极(high-K&gate last)”技术中，具体的工艺步骤为，在去除NMOS区域和PMOS区域中的虚拟栅极以形成金属沟槽之后，在金属沟槽中依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层(PWF)，然后，在半导体衬底上形成牺牲层并在所述牺牲层上形成图案化的光刻胶层以露出NMOS区域，接着，采用干法刻蚀去除NMOS区域中的牺牲层，最后采用湿法刻蚀去除NMOS区域中的P型功函数金属层。根据该制作方法采用干法刻蚀去除NMOS区域中牺牲层的步骤将引起NMOS器件的等离子体损伤。

因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极；在所述半导体衬底上形成层间介电层；执行平坦化工艺以露出所述虚拟栅极；去除所述第一区域中的所述虚拟栅极和所述第二区域中的所述虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；去除所述第二区域中位于所述层间介电层上的所述牺牲层，以露出所述P型功函数金属层；在所述半导体衬底上形成间隙壁保护层；去除所述第二区域中的所述间隙壁保护层，以露出所述牺牲层和所述P型功函数金属层；去除所述第二区域中位于所述第二沟槽中的所述牺牲层；去除所述第二区域中的所述P型功函数金属层去除所述第一区域中的所述牺牲层和所述间隙壁保护层，以露出所述P型功函数金属层；在所述半导体衬底上依次沉积形成N型功函数金属层和金属电极层；执行平坦化工艺，以露出所述层间介电层。

进一步地，所述间隙壁保护层的材料为SiN、SiON、SiOCN、SiOBN、氧化物或者多晶硅，采用CVD、ALD或者PVD形成所述间隙壁保护层。

进一步地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

进一步地，所述间隙壁保护层的厚度范围为10埃至30埃，所述间隙壁保护层具有对所述牺牲层和所述P型功函数金属层的高刻蚀选择比。

进一步地，所述牺牲层的材料为DUO、非晶硅或者非晶碳。

进一步地，位于所述层间介电层上的所述牺牲层的厚度大于所述第二沟槽的深度。

进一步地，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。

进一步地，采用干法刻蚀去除所述第二区域中位于所述层间介电层上的所述牺牲层。

进一步地，采用湿法刻蚀去除所述第二区域中位于所述第二沟槽中的所述牺牲层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

综上所述，根据本发明的制作方法，避免了NMOS器件的等离子体损伤，进一步，提高了半导体器件的性能和良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1E为一种制作具有后HK/后MG结构的半导体器件的剖面结构示意图；

图2A-2I为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

图1A-1E，为一种制作具有后HK/后MG结构的半导体器件的剖面结构示意图。

如1A所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁101，以形成金属栅极沟槽，在金属栅极沟槽中依次沉积形成高K介电层102、覆盖层103、阻挡层104和P型功函数金属层105，接着在P型功函数金属层105上形成牺牲层106和光刻胶层107。

如图1B所示，图案化所述光刻胶层107，以露出NMOS区域覆盖PMOS区域。

如图1C所示，根据图案化的光刻胶层107采用干法刻蚀回刻蚀去除NMOS区域中的牺牲层106，接着去除NMOS区域中的P型功函数金属层105以露出阻挡层104。

如图1D所示，去除剩余的牺牲层106和图案化的光刻胶层107，接着，在半导体衬底100上依次沉积形成NMOS功函数金属层108和金属电极层109。

如图1E所示，采用化学机械研磨或者回刻蚀工艺去除位于层间介电层上的高K介电层102、覆盖层103、阻挡层104、P型功函数金属层105、NMOS功函数金属层108和金属电极层109，以露出层间介电层，形成金属栅极110A、110B。

根据该半导体器件的制作方法在采用干法刻蚀去除NMOS区域中的牺牲层时，将损伤NMOS区域中的器件，如图1C所示，因此，该制作半导体器件的方法不能解决现有技术中的问题。

实施例一

下面将结合图2A-2I对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底200可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。

半导体衬底200包括各种隔离结构201，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底200还包括阱。

半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料可以为未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。在一个示例中，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。

在半导体衬底200上形成层间介电层202。实施化学机械研磨(CMP)工艺去除多余的层间介电层，露出PMOS区域和NMOS区域中的虚拟栅极。还可以采用其他的方式去除层间介电层以露出PMOS区域和NMOS区域中虚拟栅极。

实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁203，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面在NMOS区域和PMOS区域中形成金属栅极沟槽。

在NMOS区域和PMOS区域中的金属栅极沟槽的底部沉积形成界面层(IL)，IL层可以为热氧化层、氮氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。

接着，在层间介电层202上、栅极间隙壁203上、金属栅极沟槽的底部及层面上沉积高K(HK)介电层204，高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。

在高K介电层204上形成覆盖层205，覆盖层205的材料可以为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层205上沉积形成阻挡层206，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层206上形成P型功函数金属层207，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于Ti_xN_1-x、TaC、MoN、TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。

接着，在P型功函数金属层207上沉积形成牺牲层208，所述牺牲层208具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。所述牺牲层的材料可以为但不限于深紫外线吸收氧化(DUO，Deep Ultra Violet Light Absorbing Oxide)材料、非晶碳、非晶硅或者其他适合的材料。可以采用干法刻蚀或者湿法刻蚀去除所述牺牲层208。其中，位于层间介电层202上牺牲层208的厚度大于NMOS区域和PMOS区域中金属栅极沟槽的深度，因为，在后续采用湿法刻蚀去除NMOS区域中位于金属沟槽中的牺牲层时，PMOS区域中位于层间介电层上的牺牲层还能保留。在牺牲层208上沉积形成光刻胶层209，接着，图案化所述光刻胶层209，具体的，经曝光和显影等步骤之后在牺牲层208上形成图案化的光刻胶层209，其中，所述图案化的光刻胶层209露出NMOS区域覆盖PMOS区域，如图2B所示。

如图2C所示，执行回刻蚀工艺去除位于NMOS区域中层间介电层202上的牺牲层208以露出部分的P型功函数金属层207，剩余位于NMOS区域中金属栅极沟槽中的牺牲层208。回刻蚀工艺可以采用干法刻蚀。

在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O₂-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O₂-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。

如图2D所示，去除所述图案化的光刻胶层209，以露出剩余的牺牲层208，接着，在所述半导体衬底200上形成间隙壁保护层210，在后续的湿法刻蚀工艺步骤中间隙壁保护层210用于保护PMOS区域中的牺牲层侧壁。如果，在湿法刻蚀步骤中去除较多的位于PMOS区域中的牺牲层，那么在刻蚀去除NMOS区域中的P型功函数金属层207时PMOS区域中的P型功函数金属层207可能被刻蚀。

示例性地，间隙壁保护层210的材料可以选择为但不限于SiN、SiON、SiOBN、SiOCN、氧化物、多晶硅或者其他适合的薄膜层。可以采用CVD、ALD、PVD等适合的工艺形成。间隙壁保护层210的厚度范围为10埃至30埃。

示例性地，间隙壁保护层210的材料具有对牺牲层208和P型功函数金属层207的高刻蚀选择比，以保证在后续的刻蚀步骤中间隙壁保护层210没有损失。

如图2E所示，回刻蚀去除位于NMOS区域中的间隙壁保护层210，以露出牺牲层208和P型功函数金属层207。回刻蚀工艺可以采用干法刻蚀。在一个示例中，在回刻蚀去除位于NMOS区域中的间隙壁保护层210的同时也去除了位于PMOS区域中牺牲层208上方的间隙壁保护层210，以在PMOS区域中牺牲层208的侧面形成间隙壁210’。

如图2F所示，执行回刻蚀工艺去除NMOS区域中位于金属栅极沟槽中的牺牲层208以露出P型功函数金属层207，在NMOS区域中形成沟槽211。回刻蚀工艺可以采用湿法刻蚀。在一个示例中，采用湿法刻蚀回刻蚀去除NMOS区域中的牺牲层208的同时也回刻蚀去除了部分PMOS区域中的牺牲层208。湿法蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。

接着，去除NMOS区域中的P型功函数金属层207，以露出阻挡层206。去除NMOS区域中的P型功函数金属层207以露出阻挡层206的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层207对低于阻挡层206的高刻蚀选择比。

在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对底部抗反射涂层和P型功函数金属层进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。

如图2G所示，去除PMOS区域中剩余的牺牲层208和间隙壁210’，以露出P型功函数金属层207，形成沟槽212。

在本发明一具体实施例中，牺牲层208的材料为底部抗反射涂层，底部抗反射涂层具有良好的间隙填充能力并且可以采用干法刻蚀和湿法刻蚀工艺去除底部抗反射涂层，这样很容易去除掉底部抗反射涂层。

如图2H所示，在所述半导体衬底200上依次沉积形成N型功函数金属层213和金属电极层214，NMOS功函数金属层213和金属电极层214覆盖层间介电层202、沟槽211和沟槽212的底部和侧壁。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、Ti_xAl_1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料可以选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构叠层。

接着，如图2I所示，执行化学机械研磨(CMP)工艺或者回刻蚀工艺以平坦化NMOS和PMOS区域中形成金属栅极结构叠层，去除位于层间介电层202上的高K介电层204、覆盖层205、阻挡层206、P型功函数金属层207、N型功函数金属层213和金属电极层214，在一个示例中，采用CMP工艺去除多余的高K介电层204、覆盖层205、阻挡层206、P型功函数金属层207、N型功函数金属层213和金属电极层214以露出层间介电层202，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的金属电极层的顶部、栅极间隙壁和层间介电层的顶部齐平，以在NMOS区域中形成金属栅极215A，在PMOS区域中形成金属栅极215B。

参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供一半导体衬底，在所述半导体衬底上形成有层间介电层，NMOS区域中的虚拟栅极和PMOS区域中虚拟栅极，以及位于所述虚拟栅极两侧的栅极间隙壁。去除NMOS区域中的虚拟栅极和PMOS区域中的虚拟栅极，以形成金属栅极沟槽；

在步骤302中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；

在步骤303中，在所述牺牲层上形成图案化的光刻胶层，以露出NMOS区域覆盖PMOS区域；

在步骤304中，执行回刻蚀工艺去除NMOS区域中位于所述层间介电层上的所述牺牲层；

在步骤305中，去除所述图案化的光刻胶层，在所述半导体衬底上形成间隙壁保护层；

在步骤306中，去除NMOS区域中的所述间隙壁保护层，以露出所述P型功函数金属层和所述牺牲层；

在步骤307中，去除NMOS区域中剩余的所述牺牲层，接着，去除NMOS区域中的所述P型功函数金属层；

在步骤308中，去除PMOS区域中的所述牺牲层和所述间隙壁保护层；

在步骤309中，在所述半导体衬底上依次沉积形成N型功函数金属层和金属电极层；

在步骤310中，执行平坦化工艺以形成金属栅极。

综上所述，根据本发明的制作方法，避免了NMOS器件的等离子体损伤，进一步，提高了半导体器件的性能和良品率。

实施例二

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在所述层间介电层202上形成另一层间介电层，覆盖所述金属栅极215A、215B的顶部；在所述层间介电层中形成接触孔，露出所述金属栅极215A、215B的顶部以及源/漏区的顶部；在所述接触孔的底部形成自对准硅化物，并填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

实施例三

本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为根据实施例一所述的半导体器件的制造方法制造的半导体器件，或者，为实施例二所述的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。其中，该电子组件可以为任何组件，在此并不进行限定。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更低的功耗。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，包括：

提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极；

在所述半导体衬底上形成层间介电层；

执行平坦化工艺以露出所述虚拟栅极；

去除所述第一区域中的所述虚拟栅极和所述第二区域中的所述虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；

在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；

去除所述第二区域中位于所述层间介电层上的所述牺牲层，以露出所述P型功函数金属层；

在所述半导体衬底上形成间隙壁保护层；

去除所述第二区域中的所述间隙壁保护层，以露出所述牺牲层和所述P型功函数金属层；

去除所述第二区域中位于所述第二沟槽中的所述牺牲层；

去除所述第二区域中的所述P型功函数金属层；

去除所述第一区域中的所述牺牲层和所述间隙壁保护层，以露出所述P型功函数金属层；

在所述半导体衬底上依次沉积形成N型功函数金属层和金属电极层；

执行平坦化工艺，以露出所述层间介电层。

2.如权利要求1所述的方法，其特征在于，所述间隙壁保护层的材料为SiN、SiON、SiOCN、SiOBN、氧化物或者多晶硅，采用CVD、ALD或者PVD形成所述间隙壁保护层。

3.如权利要求1所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。

4.如权利要求1所述的方法，其特征在于，所述间隙壁保护层的厚度范围为10埃至30埃，所述间隙壁保护层具有对所述牺牲层和所述P型功函数金属层的高刻蚀选择比。

5.如权利要求1的方法，其特征在于，所述牺牲层的材料为DUO、非晶硅或者非晶碳。

6.如权利要求1所述的方法，其特征在于，位于所述层间介电层上的所述牺牲层的厚度大于所述第二沟槽的深度。

7.如权利要求1所述的方法，其特征在于，采用化学机械研磨或者回刻蚀执行所述平坦化步骤。

8.如权利要求1所述的方法，其特征在于，采用干法刻蚀去除所述第二区域中位于所述层间介电层上的所述牺牲层。

9.如权利要求1所述的方法，其特征在于，采用湿法刻蚀去除所述第二区域中位于所述第二沟槽中的所述牺牲层。