CN104835780B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了半导体结构及其制造方法。半导体结构包括衬底和金属栅极。金属栅极包括金属填充层并设置在衬底上方。半导体结构还包括金属填充层上方的介电材料并且将金属填充层与导电线路间隔开。导电线路位于介电材料上方。半导体结构还包括纵向延伸穿过介电材料并且沿着横向方向终止于金属填充层内部的横向侵蚀部的导电塞。横向方向基本垂直于导电塞的纵向方向。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。由于晶体管尺寸的减小，所以，随着栅极长度的减小，栅极氧化物的厚度必须减小来维持性能。然而，为了减少栅极泄露，在保持与通过用于更大的技术节点的典型栅极氧化物所提供的相同的有效厚度的同时，使用允许更大物理厚度的高介电常数(高k)栅极绝缘层。
另外，在一些IC设计的过程中，由于技术节点的缩小，期望用金属栅(MG)电极来替换典型的多晶硅栅电极，以通过减小部件尺寸来改善器件性能。形成MG电极的一种工艺被称为“最后”制造最终的金属栅电极的“栅极最后”工艺，从而允许减少在形成栅极之后必须执行的后续工艺(包括高温处理)的数量。
然而，由于诸如材料的不可兼容性、复杂工艺、以及热预算的各种因素，当将高k/金属栅极部件集成在CMOS技术工艺流程中时，会产生问题。因此，为了要实现这些进步，需要在IC处理和制造方面有类似的发展。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造半导体结构的方法，包括：提供衬底；在所述衬底上形成金属栅极结构；将第一介电层设置在所述衬底上；将第二介电层设置在所述金属栅极结构和所述衬底上方；在所述第二介电层中执行第一蚀刻，从而形成开口，以暴露所述金属栅极结构中的金属材料的顶面；在所述第一介电层中执行第二蚀刻，从而形成开口，以暴露所述衬底的硅化物区；以及在形成的所述开口中执行湿蚀刻，以从所述顶面去除所述金属材料的一部分，从而在所述介电材料下方形成横向凹槽。
根据本发明的一个实施例，所述衬底的所述硅化物区暴露于所述湿蚀刻的溶液之下。
根据本发明的一个实施例，该方法进一步包括：使含氮或氢的气体流入在所述第一蚀刻和所述第二蚀刻的过程中形成的所述开口中。
根据本发明的一个实施例，该方法进一步包括：对所述金属材料的顶面执行氧处理。
根据本发明的一个实施例，利用包括NH3和H2O2的溶液执行所述湿蚀刻。
根据本发明的一个实施例，该方法进一步包括：利用导电材料填充在所述第一蚀刻和所述第二蚀刻的过程中形成的所述开口和所述横向凹槽。
根据本发明的一个实施例，在约5秒至约180的时间段内执行所述湿蚀刻。
根据本发明的另一方面，提供了一种制造半导体结构的方法，包括：提供衬底；在所述衬底上形成金属栅极结构，其中，所述金属栅极结构包括：高k介电层、势垒层、功函层、以及金属填充层；执行第一蚀刻以形成开口，从而暴露出所述金属填充层的表面；在所述开口中执行氧处理；在所述开口中执行湿蚀刻，从而在所述表面下方形成凹槽；以及将导电材料填充在所述开口中，以形成接合在所述金属栅极结构上的倒T形导电塞。
根据本发明的一个实施例，该方法进一步包括对所述金属填充层的表面执行氧处理，从而在所述金属填充层上形成所述金属填充层的氧化物。
根据本发明的一个实施例，该方法进一步包括在所述衬底上形成硅化物区。
根据本发明的一个实施例，该方法进一步包括形成开口以暴露出所述硅化物区。
根据本发明的一个实施例，该方法进一步包括在所述衬底上形成虚拟栅极并且用所述金属栅极结构替换所述虚拟栅极。
根据本发明的又一方面，提供了一种半导体结构，包括：衬底；金属栅极，包括金属填充层并设置在所述衬底上方；介电材料，位于所述金属填充层上方并且将所述金属填充层与所述介电材料上方的导电线路间隔开；以及导电塞，纵向延伸穿过所述介电材料并且沿着横向方向终止于所述金属填充层内的横向侵蚀部，所述横向方向基本垂直于所述导电塞的纵向方向。
根据本发明的一个实施例，该半导体结构进一步包括介于所述介电材料和所述金属填充层之间的所述金属填充层的氧化物。
根据本发明的一个实施例，所述金属填充层的氧化物位于所述横向侵蚀部上。
根据本发明的一个实施例，所述横向侵蚀部关于所述导电塞对称。
根据本发明的一个实施例，所述横向侵蚀部具有与所述金属填充层界面连接的圆角端。
根据本发明的一个实施例，所述导电塞纵向延伸到所述金属填充层中，延伸深度在约0.5nm至约15nm的范围内。
根据本发明的一个实施例，所述横向侵蚀部沿着所述横向方向的宽度小于约50nm。
根据本发明的一个实施例，所述衬底包括鳍结构并且所述金属栅极设置在所述鳍结构上。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了讨论清晰起见，各种部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体结构。
图2A是根据本发明的一些实施例的半导体结构。
图2B是根据本发明的一些实施例的图2A的俯视图。
图2C是根据本发明的一些实施例的图2A的俯视图。
图3A是根据本发明的一些实施例的半导体结构。
图3B是根据本发明的一些实施例的半导体结构。
图4是根据本发明的各个方面的用于制作具有倒梯形导电塞的半导体结构的方法的流程图。
图5A至图5S分别是根据本发明的各个方面的与制造方法的操作阶段相对应的半导体结构。
在各个附图中，相同的参考标号指代相同的元件。
具体实施方式
在以下详细的描述中，为了更全面地理解本发明，阐述了多个具体细节。然而，本领域的技术人员应该理解，没有这些具体细节也可以实践本发明。在其他情况下，为了不模糊本发明，没有详细描述众所周知的方法、程序、部件和电路。应该理解，以下发明内容提供了用于实现各实施例的不同特征的多个不同实施例或实例。以下描述了部件和布置的具体实例以简化本发明。当然，这些仅是实例，并不旨在限制本发明。
此外，应该理解，仅简要地描述了器件的若干处理步骤和/或部件。此外，在仍然实施权利要求的同时，可以添加附加的工艺步骤和/或部件并且可以去除或改变以下工艺步骤和/或部件中的一些。因此，以下描述应该理解为仅表示实例，并且不旨在建议要求一个或多个步骤或部件。
另外，本发明可以在各个实例中重复参考标号和/或字母。该重复是为了简化和清楚的目的并且其本身并不表示所讨论的各个实施例和/或配置之间的关系。
在半导体领域中，接触电阻是介于导电塞和导电塞接合的表面之间的面电阻的测量值。对于半导体器件而言，接触电阻是测量器件性能的关键参数之一。为了交付短时延和低功耗的最终成品，优选低接触电阻。
本发明中，提供一种新的接触设计，以改善导电塞和金属栅极之间的接触电阻。在新的接触设计中，将倒T形导电塞设计为与金属栅极接触。倒T形导电塞在金属栅极中横向延伸，以增大与金属栅极的欧姆接触表面。因此，除了底面以外，还通过金属栅极来环绕倒T形导电塞的侧壁部，使得器件具有较低的接触电阻。
在新的接触设计中，对金属栅极的顶面进行湿蚀刻，以形成凹槽。在凹槽中填充导电材料之前，去除碎片和其他电绝缘缺陷，从而生长倒T形导电塞。而且，通过将新的接触设计引入晶圆级工艺，改善了晶圆内的接触电阻均匀性。
图1是根据本发明的一些实施例的半导体结构10。半导体结构10包括设置在衬底100上的栅极结构105。在一些实施例中，半导体结构10是半导体器件中的单位晶体管。掺杂设置在栅极结构105下方的衬底100，以在操作单位晶体管时，用作载流子感应的掩埋沟道107。基于在掩埋沟道107中所感应的主要载流子，半导体结构10可以被配置为各种类型的晶体管，诸如NMOS、PMOS等。在图1中，NMOS用作示出本发明的一些实施例的实例，然而，其与PMOS或其他类型的晶体管的区别不应被视为限定。而且，在一些实施例中，在诸如FIN的各种衬底结构上构建半导体结构10，以形成金属栅极FINFET。
掺杂掩埋沟道107上方的栅极结构105根据施加在其上的电压来控制掩埋沟道107中所感应的主要载流子浓度。导电塞125被设计为在导电线路138和栅极结构105之间传导电流，因此在其上施加电压。对于如图1所示的一些实施例，导电塞125是包括势垒层125-1和塞125-2的复合结构。然而，在本发明中，势垒层125-1和塞125-2被统称为导电塞125。介电层130，也被称为第一介电层，设置在衬底100上并且将栅极结构105与半导体结构10外部的其他部件隔离。另一介电层135，也被称为第二介电层，设置在第一介电层130和栅极结构105的上方。第一介电层130或第二介电层135均是层间介电层(ILD)的一部分。在本发明中，ILD被指定为导电线路138下方的代表性介电层。在一些实施例中，由于类似的形成条件，第一介电层130和第二介电层135通过截面是不可区分的。
在一些实施例中，衬底100包括诸如硅衬底的半导体衬底材料。在一些实施例中，衬底100包括硅锗、砷化镓或者其他合适的半导体材料。在一些实施例中，衬底100进一步包括诸如P阱和/或N阱(未示出)的掺杂区。在一些其他实施例中，衬底100进一步包括诸如掩埋层和/或外延层的其他部件。此外，在一些实施例中，衬底100是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其他实施例中，半导体衬底100包括掺杂外延层、梯度半导体层，和/或还包括不同类型的另一个半导体层上方的半导体层，诸如硅锗层上的硅层。在一些其他实例中，化合物半导体衬底包括多层硅结构或硅衬底可以包括多层化合物半导体结构。在一些实施例中，衬底100可以包括诸如锗和金刚石的其他元素半导体。在一些实施例中，衬底100包括诸如碳化硅、砷化镓、砷化铟或者磷化铟的化合物半导体。
栅极结构105是如图1中的复合结构并且包括若干不同膜。在一些实施例中，栅极结构105是金属栅极或替换金属栅极。图1所示的金属栅极105包括与第一介电层130界面连接的间隔件116。在一些实施例中，间隔件116是单层结构，在一些其他实例中，间隔件116是多层结构。采用诸如氮化硅、氧化硅、或氮氧化硅的介电材料，以形成间隔件116。栅极结构105还包括衬底100上方的界面层520。高k介电层522设置在界面层520上方。高k介电层522还沿着y轴邻近间隔件116直立延伸。
覆盖层523共形地设置在高k介电层522上方。在一些实施例中，覆盖层523由诸如金属碳氮化物、氮化钛或氮化钽的材料制成。栅极结构105进一步包括设置在覆盖层上方的势垒层524。在一些实施例中，势垒层524配置为阻止一些不期望的离子穿透进入下面的各层。栅极结构105还具有功函层114。在一些实施例中，功函层114是可以通过ALD、PVD、CVD、或其他合适的工艺形成的P型功函金属(P型金属)。可选地，P型金属层包括可以在PFET器件中适当地实现的诸如WN、TaN、或Ru的其他适当的金属。在一些实施例中，P型金属层包括多金属层结构，诸如TiN/WN。在一些实施例中，功函层114是若干层膜的叠层。
对于图1所示的一些实施例，功函层114是可以通过ALD、PVD、CVD或其他合适的工艺形成的N型功函金属(N型金属)。可选地，N型金属层包括在PFET器件中适当地实现的诸如TiAl、WN、TaN、或Ru的其他适当的金属。在一些实施例中，N型金属层包括诸如TiAl/TiN的多金属层结构。
像P型金属层一样，N型金属层是若干层膜的叠层并且包括厚度在约至约的范围内的TiAl/TiN。通过诸如ALD、PVD、CVD、PECVD的各种沉积技术或其他适当的技术来形成N型金属层。
栅极结构105进一步包括金属填充层120。金属填充层120沉积在功函层114上方并且提供接合导电塞125的位置。金属填充层120具有顶面121。顶面121的一部分与金属氧化物126接触。如图1所示，顶面121与金属氧化物126接触的部分为大致平坦的表面。顶面121的另一部分为曲面并且凹进以低于顶面的平坦部分。顶面121的曲面凹进部具有弧形端部122。在一些实施例中，端部122是半圆形弧。凹进部提供用于沿着横向轴(X轴)填充导电材料的空间，以形成横向侵蚀部125a。因为凹进部的端部122是弧，所以横向侵蚀部125a与端部122共形，以具有与金属填充层120界面连接的圆角端。
在一些实施例中，金属填充层120的一部分转换为介于金属填充层120和第二介电层135之间的金属氧化物126。如图1所示，其生长在金属填充层120的顶部上。在一些实施例中，金属填充层120是铝(Al)。铝填充层120的顶部转换为诸如氧化铝(Al2O3)的铝填充层120的氧化物126。
填充在凹进部中的导电材料形成接合在金属填充层120上的倒T形导电塞125的底部。底部定义为金属氧化物126与金属填充层120之间的界面下方的部分。金属氧化物126与金属填充层120之间的界面之上的部分是导电塞125的上部。在一些实施例中，如图1所示，导电塞125的上部是从顶端尺寸逐渐减小的锥形。倒T形导电塞125的底部包括沿着X轴延伸到金属填充层120中的横向侵蚀部125a。如图2A所示，通过金属填充层120所环绕的导电塞125的底部具有尺寸D1，通过第二介电层135所环绕的导电塞125的上部具有尺寸D2。
在本发明中，D1大于D2。导电塞125与尺寸为D1的顶面121的凹进部接触并且以减小的尺寸D2纵向(沿着Y轴)延伸出栅极结构105。横向(X轴)基本垂直于纵向(Y轴)。介于导电塞125底部和金属填充层120之间的接触面增大，因此降低了接触电阻。
在一些实施例中，导电塞125的底部为圆形并具有直径D1。导电塞125的上部是圆柱形或圆锥形。D2被定义为上部的一半高度处的直径。
再次参照图1，导电塞125的横向侵蚀部125a具有宽度W。从凹进顶面的尖端122至导电塞125和第二介电层135之间的界面测量出宽度W。在一些实施例中，横向侵蚀部与导电塞125的中心纵轴A对称。中心纵轴A基本平行于Y轴。在一些实施例中，宽度W等于D1和D2之间的差值的一半，其定义为以下等式：
在一些实施例中，宽度W小于约20nm。在一些实施例中，宽度W在约1nm至约50nm的范围内。在一些实施例中，宽度W在约3nm至约20nm的范围内。
除了较大的底部接触面之外，导电塞125的底部进一步具有与金属填充层120接触的侧壁。如图1所示，导电塞125的底部具有深度为t的侧壁。深度t是实现导电塞125纵向延伸(沿着Y轴)进金属填充层120中的距离的测量值。通过金属填充层120环绕底部的侧壁，使得导电塞125和金属填充层120之间的欧姆接触面增大。因此，实现了导电塞125和金属填充层120之间的更好的接触电阻。
在一些实施例中，深度t在约0.5nm至约15nm的范围内。在一些实施例中，深度t在约3nm至约11nm的范围内。在一些实施例中，深度t在约4nm至约14nm的范围内。
导电线路138是由铜、铝、钨或其合金所制成的金属线。导电塞125在导电线路138和金属栅极结构105之间传送电信号。第二介电层135位于金属填充层120上方并且将金属填充层与导电线路138间隔开。对于如图2A中所示的一些实施例，半导体结构20具有两个导电塞。一个是接合在金属填充层120上的倒T形导电塞125，另一个是接合硅化物区上的导电塞132。对于一些实施例，导电塞132接合在硅衬底上而不是硅化物。导电塞132通过介电层130和135与金属栅极结构105间隔开，并且类似于导电塞125，导电塞132还具有势垒层132-1。不同于倒T形导电塞125，导电塞132在底部没有横向侵蚀部(端部接合在硅化物区106上)。导电塞132的底部的尺寸小于或等于远离衬底100的一端(或称为导电塞132的顶部)的尺寸。导电塞132延伸到衬底100的硅化物区106中的深度基本为0。
硅化物区106包括硅和诸如镍、钛、或钴的金属元素，以提供导电塞132和衬底100之间的较低接触电阻。与金属填充层120相比较，硅化物区106对于含氟溶液具有更大的抗蚀性。换句话说，硅化物区106对于含氟溶液比金属栅极的金属填充层具有更大的蚀刻选择性。在一些实施例中，硅化物区106位于半导体结构20的掩埋扩散区上。硅化物区106位于半导体结构20的源极/漏极区的顶面上并且导电塞132将源极/漏极区连接至第二介电层135上方的导电线路(未示出)。
在一些实施例中，延伸到衬底100中的导电塞132具有深度t'。从衬底100和第一介电层130之间的界面至导电塞132的底部测量出深度t'。如上述实施例所述，延伸到金属填充层120中的倒T形导电塞125具有深度t。t与t'的比率在约10至约100的范围内。对于一些实施例，t与t'的比率大于约100。
图2B是通过俯视立体图所示出的半导体结构20。图2A中的半导体结构20是沿着线BB的截面图。虚线表示导电线路138下方的导电塞125和横向侵蚀部125a。导电塞125和另一导电塞132都是四边形。然而，对于如图2C所示的一些实施例，导电塞125和132在俯视图中为圆形。
图3A是类似于半导体结构20的半导体结构30。此外，半导体结构30在膜叠层中还具有蚀刻停止层(ESL)。如图3所示，蚀刻停止层133设置在衬底100和介电层130之间并且蚀刻停止层133设置在介电层135和介电层130之间。在一些实施例中，ESL由诸如氮化硅或氮氧化硅的氮化物制成。
在一些实施例中，ILD介电层和金属填充层之间基本没有设置金属氧化物或仅设置有金属填充层120的自身的氧化物。如图3B所示，类似于图1中的半导体结构10的半导体结构40包括直接设置在金属填充层120上的第二介电层135。通过第二介电层135覆盖导电塞125的底部的一部分。
参照图4，示出了用于制造如图2A所示的具有倒T形导电塞的半导体结构20的方法400的流程图。还参照图5A至图5S，示出了根据图4的方法400的处于各个制造阶段的半导体结构20的截面图。应该注意，可以通过CMOS工艺流程制造半导体结构20的一部分。因此，应理解，在图4的方法400之前、期间和之后，可以提供附加的工艺。应该理解，为了清楚，已简化了图5A至图5S，以更好地理解本发明的各实施例。可以在高k介电层/金属栅极最后工艺(还被称为替换多晶硅栅极工艺(RPG))的过程中制造半导体结构20。在高介电层/金属栅极最后工艺的过程中，最初形成虚拟介电层和虚拟多晶硅栅极结构，并且随后进行典型的CMOS工艺流程，直到沉积层间介电层(ILD)。然后，去除虚拟介电层和虚拟多晶硅栅极结构并且由高k栅极介电层/金属栅极结构进行替换。
方法400包括操作402，其中，提供衬底。方法400继续进行操作404，其中，虚拟栅极结构形成在衬底上。方法400继续进行操作406，其中，第一介电层(ILD0)设置在衬底上。方法400继续进行操作408，其中，执行化学机械平坦化(CMP)操作，以暴露虚拟栅极结构的顶面。方法400继续进行操作410，其中，去除虚拟栅极，以保留空腔，金属或替换栅极填充于空腔内，从而形成金属栅极结构。
方法400继续进行操作412，其中，第二介电层(ILD1)设置在金属栅极结构和衬底的上方。方法400继续进行操作414，其中，在第二介电层中执行第一蚀刻，从而暴露金属栅极结构中的金属材料的顶面。方法400继续进行操作416，其中，在第一介电层中执行第二蚀刻，从而暴露衬底的硅化物表面。方法400继续进行操作418，其中，执行湿蚀刻，以从顶面去除金属材料的一部分，从而在介电材料下方形成横向凹槽。方法400继续进行操作420，其中，将导电材料填充在第一蚀刻和第二蚀刻过程中所形成的开口中，从而形成导电塞。
在图5A中，提供诸如硅衬底的衬底100。在一些实施例中，衬底100包括硅锗、砷化镓、或其他合适的半导体材料。在一些实施例中，衬底100进一步包括诸如P阱和/或N阱的掺杂区(未示出)。在一些其他实施例中，衬底100进一步包括诸如掩埋层和/或外延层的其他部件。此外，在一些实施例中，衬底100是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其他实施例中，半导体衬底100包括掺杂外延层、梯度半导体层，和/或还包括半导体层上方的不同类型的其他半导体层，诸如硅锗层上的硅层。在其他实施例中，半导体衬底100包括鳍结构，鳍结构为再生长区。在一些其他实例中，化合物半导体衬底包括多层硅结构，或者硅衬底可以包括多层化合物半导体结构。在一些实施例中，衬底100可以包括诸如锗和金刚石的其他元素半导体。在一些实施例中，衬底100包括诸如碳化硅、砷化镓、砷化铟、或磷化铟的化合物半导体。
半导体结构20进一步包括形成在衬底100中的诸如浅沟槽隔离(STI)部件(未示出)的隔离结构，用于隔离有源区和衬底。在一些实施例中，隔离结构包括硅的局部氧化(LOCOS)配置。隔离结构包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐(FSG)、和/或本领域公知的低k介电材料。有源区包括n型金属氧化物半导体场效应晶体管(例如，NMOSFET或NFET)和P型金属氧化物半导体场效应晶体管(例如，PMOSFET或PFET)。虽然仅示出了一个栅极结构，但是应该理解，半导体结构20可以包括用于NFET和PFET的大量栅极结构，其包括短沟道和长沟道晶体管。
在图5A中，根据本发明的一些实施例，半导体结构20包括形成在衬底100上的牺牲介电层503。牺牲介电层503包括通过热或化学气相沉积所形成的氧化物。在一些实施例中，牺牲介电层503形成在单晶圆室设备中。在一些实施例中，在批量模式熔炉中形成牺牲介电层503。牺牲介电层503的厚度在约10埃至约的范围内。半导体结构20还包括通过合适的沉积工艺形成在牺牲介电层503上方的虚拟栅极505。在一些实施例中，虚拟栅极505通过沉积形成在牺牲介电层503上方。在一些实施例中，硅烷(SiH4)、二硅烷(Si2H6)、或者二氯硅烷(SiCl2H4)可以在化学气相沉积(CVD)工艺中用作化学气体，以形成虚拟栅极505。虚拟栅极505的厚度在约至约的范围内。
在一些实施例中，半导体结构20进一步包括形成在虚拟栅极505上的硬掩模层507。在一些实施例中，硬掩模层包括氮化硅、氮氧化硅、碳化硅和/或其他适当的介电材料，并且可以使用诸如化学气相沉积(CVD)或物理气相沉积(PVD)或溅射的方法来形成该硬掩模层。硬掩模层的厚度在约至约的范围内。在一些实施例中，抗反射涂层(ARC)形成在硬掩模层上，以增强用于图案化光刻胶层的光刻工艺。例如，图案化光刻胶层(未示出)可以形成在硬掩模层上。在形成图案化的光刻胶层之后，通过干蚀刻、湿蚀刻、或干蚀刻工艺和湿蚀刻工艺的组合来形成栅极结构508(在图5B)。因此，如图5B所示，栅极结构508可以包括牺牲介电层503、虚拟栅极505和硬掩模507。
在形成栅极结构(例如，栅极蚀刻或图案化)之后，半导体结构20经受附加的CMOS工艺，以形成本领域公知的NFET和PFET器件的各种部件。因此，本文中仅简要地论述了各部件。在一些实施例中，各部件包括轻掺杂源极/漏极区(n型和p型LDD)、源极/漏极(S/D)区、接触蚀刻停止层(CESL)。应该注意，诸如硅锗(SiGe)和碳化硅(SiC)部件的应变结构可以分别形成在PFET和NFET器件中，以促进和增强器件的性能。在图5B中，硅化物区106形成在衬底100中。
在如图5C所示的一些实施例中，形成间隔件16和介电层(ILD0)130。介电层130包括由诸如磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)的掺杂硅玻璃所制成的介电材料。在一些实施例中，介电材料包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、掺碳氧化硅(例如，SiCOH)、BLACK(加利福尼亚的圣克拉拉的应用材料)、氟化非晶碳、聚对二甲苯、BCB(双笨并环丁烯)、(密歇根州米德兰,陶氏化学公司)、聚酰亚胺、其他适当的多孔聚合材料、其他适当的介电材料、和/或它们的组合。在一些实施例中，第一介电层130包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高纵横比工艺(HARP)介电材料(例如，HARP氧化物)。第一介电层130包括任何适当的厚度。在本实施例中，介电层130的厚度在约至之间。应该理解，介电层130可以包括一种或多种介电材料和/或一个或多个介电层。如图5C所示，通过化学机械抛光(CMP)工艺来平坦化介电层130直到暴露出虚拟栅极505的顶部。CMP工艺包括高选择性，以提供用于虚拟栅极505、间隔件116、和介电层130的基本平坦的表面。在一些实施例中，CMP工艺具有低凹陷和/或金属侵蚀作用。
在图5D中，实施栅极替换工艺。通过干蚀刻、湿蚀刻、干蚀刻和湿蚀刻的组合、或其他适当的工艺来去除虚拟栅极505和牺牲介电层503。在一个或多个蚀刻工艺中去除图5C中的虚拟栅极505和牺牲介电层503，并且蚀刻工艺包括多蚀刻操作。例如，第一湿蚀刻工艺用于去除虚拟栅极505。第一湿蚀刻工艺可以包括暴露于含氢氧化物的溶液(例如，氢氧化铵)、去离子水、和/或其他适当的蚀刻溶液。第二湿蚀刻工艺用于去除牺牲介电层503。第二湿蚀刻工艺包括暴露于缓冲HF溶液或缓冲氧化物蚀刻剂(BOE)。第二湿蚀刻工艺可以选择性地去除牺牲介电层503并且停止于衬底100处，从而在栅极结构中形成沟槽515。应该理解，其他蚀刻化学物质可以用于选择性地去除虚拟介电层和虚拟多晶硅栅极。
在图5E中，形成界面层520、高k介电层522、覆盖层523和势垒层524，以部分地填充在沟槽515中。界面层520可以包括厚度在约至约的范围内的二氧化硅(SiO2)层(例如，热或化学氧化物形成)。在一些实施例中，界面层520包括通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化和氮化、等离子体氧化和氮化、或者它们的组合所形成的HfSiO或SiON。在一些实施例中，Hf膜可以通过ALD、CVD或PVD形成在热氧化物上，然后通过热氧气被氧化，以形成HfSiO。在其他实施例中，在反应氧和H2O环境中通过ALD、CVD或PVD来形成Hf膜。
高k介电层522形成在界面层520上。在一些实施例中，通过ALD、CVD、金属有机CVD(MOCVD)、PVD、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、热氧化、它们的组合、或其他合适的技术来形成高k介电层522。在一些实施例中，高k介电层522的厚度在约至约的范围内。高k介电层522包括二元或三元高k膜，诸如HfOx。在一些实施例中，高k介电层522包括诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、或者其他适当的材料的其他高k介电层。
覆盖层523形成在高k介电层522上方。在一些实施例中，覆盖层523包括金属碳氮化物、氮化钛、氮化钽。覆盖层523通过诸如ALD、PVD、CVD、PECVD、或者其他适当的技术的各种沉积技术形成。
势垒层524形成在覆盖层523上方。在一些实施例中，势垒层524包括厚度在约至约范围内的TiN或TaN。势垒层524用作保护覆盖层523的势垒。势垒层524通过诸如ALD、PVD、CVD、PECVD、或其他合适的技术的各种沉积技术来形成。
在图5F中，功函层114形成在势垒层524上方。对于一些实施例，功函层114是形成在势垒层524上方的P型功函金属(P型金属)。P型金属层可以通过ALD、PVD、CVD或其他合适的工艺来形成。可选地，P型金属层包括在PFET器件中适当地实现的其他合适的金属，诸如，WN、TaN、或Ru。在一些实施例中，P型金属层包括诸如TiN/WN的多金属层结构。
在其他实施例中，功函层114是形成在势垒层524上方的N型功函金属(N型金属)。N型金属包括TiAl。通过ALD、PVD、CVD或其他合适的工艺来形成N型金属。在一些实施例中，N型金属层包括在NFET器件中实现的其他适当的金属，诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、或Zr。
在图5G中，形成金属填充层120，以填充沟槽515的剩余部分。金属填充层120包括适用于形成金属栅极或其一部分的任何金属材料，其包括功函层、衬里层、界面层、晶种层、粘合层、势垒层等。
金属填充层120可以是包括钛层(Ti)的复合结构，该钛层沉积为用作随后的铝(Al)填充的润湿层。Ti层通过PVD或其他合适的工艺来形成。Al层形成在Ti层上，以填充沟槽515的剩余部分。Al层通过以下步骤形成：通过CVD形成第一Al层，然后通过PVD形成第二Al层。在一些其他实施例中，填充金属包括钨(W)或其他合适的金属材料。
实施化学机械抛光(CMP)工艺。在图5H中，对金属填充层120实施CMP去除多余的金属材料，以形成栅极结构(520至524、114和120的组合)和介电层130。
在如图5I所示的一些实施例中，对金属填充层120实施氧处理。在一些实施例中，氧处理是氧流速在约10sccm至约200sccm的范围内并且RF功率在约100W至约1500W的范围内的等离子体工艺。如图5J所示，形成金属填充层120的氧化物126。在一些实施例中，金属填充层120是铝，因此，氧化物126是氧化铝。氧化物126的厚度在约5nm至8nm的范围内。对于本发明的一些实施例，省略氧处理操作。
在图5K中，介电膜135设置在衬底100上方。介电层135(ILD1)可以是如图5K所示的单层膜或者包括蚀刻停止层和覆盖层(未示出)的叠层。在一些实施例中，介电层135由氧化物、氮化物、氮氧化物、和包括通过PECVD、SOG或SOD或它们的组合所形成的碳基、硅基的低k电介质形成。介电层130和介电层135可以由相同的材料或不同材料形成。
实施第一蚀刻操作，以在介电层135中形成接触孔。在一些实施例中，第一蚀刻包括两个步骤。两个步骤中的一个是如图5L所示的主蚀刻步骤。接触开口502形成在金属栅极结构上方并且接触开口504形成在掩埋扩散区上方。在金属氧化物126暴露之前停止主蚀刻并且第二介电层135的一部分仍保持在接触开口502中。主蚀刻步骤之后是过蚀刻步骤。在过蚀刻过程中，如图5M所示，接触开口502延伸冲破金属氧化物126并且暴露出金属填充层120的顶面。接触开口504还进一步延伸到介电层130中，以形成更深的开口。一些介电层130保持在接触开口504中，并且覆盖衬底100的顶面。在一些实施例中，在RF功率在约2000W至约4000W的范围内执行第一蚀刻操作。
在介电层130设置在衬底上之前，形成硅化物区106。在一些实施例中，在衬底100暴露于接触开口504中之后，硅化镍层，NiSix形成在衬底100上。本文中的硅化镍通常是非化学计量的，因此，本发明使用硅成分的下标“x”。通过形成薄钛层为硅化镍的形成做准备。位于随后沉积的镍层下方的钛允许在硅化镍不凝聚或不稳定的温度下执行用于形成金属硅化物的退火工艺。然而，为了在金属硅化物形成的退火过程中有效地降低硅化镍的不稳定性，钛夹层保持在约10至约15埃的范围内的最小厚度，并具有良好的厚度均匀性。为了确保薄钛夹层的均匀性，使用原子层沉积(ALD)工序形成厚度在约10埃至约15埃范围内的钛夹层，其中，ALD工序提供了期望的钛共形性和厚度均匀性(可以在接触开口之后形成)。
经由诸如RF溅射或蒸发的物理气相沉积(PVD)工序在衬底100上形成厚度在约50埃至约500埃的范围内的镍层。接下来，在约250摄氏度至约700摄氏度范围内的温度下执行RTA工序的初始阶段，最终形成退火层，其中，退火层仅由镍层组成并且包含钛夹层成分。在约250摄氏度至约700摄氏度范围内的温度下再次继续执行RTA工序，形成硅化镍区，硅化镍区的部分保持未反应。
接下来，使用由H2SO4—H2O2—HCl—NHOH4—H3PO4—HNO3—CH3COOH-所组成的混合物通过湿蚀刻工序选择性地完成去除未反应的硅化镍，镍钛层。最终形成硅化镍层，NiSix。应该注意，该工序(使用薄钛夹层用于形成硅化镍)还可以应用于形成诸如硅化钴的其他金属硅化物层。
在图5N中的第一蚀刻操作之后，实施冲洗操作。引入诸如N2、H2、NH3、NH4、N2H2的气体或其他合适的气体，以在接触开口502和504中进行净化。如果在第一蚀刻操作之后，诸如聚合物或光刻胶的蚀刻残留物仍保持在接触开口中，则气体破坏残留物的交联键并且清洁接触开口。在一些实施例中，冲洗操作是等离子体操作并且在约100W至约250W范围内的RF功率下执行该冲洗操作。
如图5O所示，执行第二蚀刻操作以暴露出硅化物区106。在第二蚀刻操作的过程中，去除接触开口504内的剩余介电层130。第二蚀刻操作可以使用任何合适的蚀刻方法，例如包括等离子体干蚀刻、化学湿蚀刻、或者其他工艺。例如，在气压为5mTorr至50mTorr和RF功率为1000W至4500W的条件下在干蚀刻器件中使用He、Ar、O2、CF基气体、NF3和SF6的混合气体来执行蚀刻工艺。在一些实施例中，用于第一蚀刻操作和第二蚀刻操作的蚀刻方法相同。
在图5P中，在第二蚀刻操作之后执行灰化操作，以剥离蚀刻残留物。在一些实施例中，引入氧，以与含碳光刻残留物发生反应并且一些残留物在RF功率为300W至3000W的条件下进行蚀刻。
在对晶圆执行上述操作时，通过灰化操作不可能完全去除接触开口内的光刻胶残留物。通过使化学溶液流入接触开口502和504中来执行湿蚀刻，以进一步清除在开口中所捕获的光刻胶残留物。在一些实施例中，化学溶液包括诸如H2O2、NH3、H2O、或其他合适化学物质的化学物质。将H2O2、NH3稀释为预定浓度，因此能够在可控速率下执行湿蚀刻操作。化学溶液可以是比率为约1:1:500至约1:1:160的H2O2、NH3、和H2O的混合物。在一些实施例中，化学溶液是比率为约1:1:50至约1:1:500的H2O2、NH3、和H2O的混合物。在一些实施例中，化学溶液是比率为约1:1:100的H2O2、NH3、和H2O的混合物。
湿蚀刻操作具有介于金属氧化物126和金属填充层120之间的高选择性。因为将化学溶液设计为蚀刻金属填充层120的材料，所以如图5Q所示，在金属填充层120的顶面121上形成凹槽。凹槽延伸至金属层120中并且进一步延伸到金属氧化物126下方。在一些实施例中，湿蚀刻是各向同性的，因此凹槽在金属填充层120的顶部上具有圆形空间隙。凹槽的角部具有与金属填充层120界面连接的弧形边缘。
湿蚀刻有效地去除在接触开口中所捕获的光刻胶残留物，并且确保没有非期望的电绝缘材料附接在暴露的金属填充层120上。在一些实施例中，湿蚀刻时间在约5秒至约180秒的范围内。在一些实施例中，湿蚀刻时间在约20秒至约180秒的范围内。控制时间以确保其他层(诸如势垒层524)不暴露并由金属填充层120保护。在一些实施例中，在晶圆级工艺中引入湿蚀刻，以确保在整个晶圆上的接触开口没有光刻胶残留物。因此，晶圆中不存在盲接触件(在金属栅极和导电塞之间没有接触件)。
与金属栅极结构上的接触开口502相比较，接触开口504中的硅化物区106对于湿蚀刻具有更大抗蚀性。硅化物区106对于包括H2O2、NH3、H2O的化学溶液具有非常低的湿蚀刻速率，因此，硅化物区106上几乎没有凹槽。
在一些实施例中，导电材料分别填充在接触开口502和504中。在接触开口502中，如图5R所示，导电材料与凹槽的形状一致并且沿着X轴横向填充，因此形成倒T形导电塞125。导电塞125纵向延伸穿过第二介电层135并且沿着X轴终止于金属填充层120内部的横向侵蚀部125a。
如图5S所示，导电线路138进一步形成在第二介电层135上并且与导电塞125和132连接。通过导电线路和导电塞125，金属栅极与其他电路电通信。
如前所述，各实施例中所提供的新的接触设计改善了导电塞和金属栅极之间的接触电阻。在新的接触设计中，倒T形导电塞被设计为与金属栅极接触。倒T形导电塞横向延伸到金属栅极中，以增加与金属栅极的欧姆接触表面。而且，倒T型导电塞的横向侵蚀部将导电塞固定在金属栅极中。因此，除了底面之外，还通过金属栅极环绕倒T型导电塞的侧壁部，使得器件具有较低的接触电阻和更好的物理集成度。
在一些实施例中，半导体结构包括衬底和金属栅极。金属栅极包括金属填充层并设置在衬底上方。半导体结构还包括金属填充层上方的介电材料，并将金属填充层与导电线路间隔开。导电线路位于介电材料上方。半导体结构进一步包括纵向延伸穿过介电材料并且沿着横向终止于金属填充层内部的横向侵蚀部的导电塞。横向基本上垂直于导电塞的纵向。
在一些实施例中，半导体结构包括衬底并且衬底具有硅化物区。半导体结构还包括衬底上方的金属栅极以及具有凹进顶面的金属填充层。半导体结构进一步包括与凹进顶面接触并且延伸出具有减小的直径的金属栅极的导电材料。
在一些实施例中，制造半导体结构的方法包括若干操作。一个操作是提供衬底。一个操作是在衬底上形成金属栅极结构。一个操作是将第一介电层设置在衬底上。一个操作是将第二介电层设置在金属栅极结构和衬底的上方。一个操作是在第一介电材料中执行第一蚀刻，从而暴露出金属栅极结构中的金属材料的顶面。一个操作是在第二介电层中执行第二蚀刻，从而暴露衬底的硅化物区。一个操作是执行湿蚀刻，以从顶面去除金属材料的一部分，从而在介电材料下方形成横向凹槽。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种制造半导体结构的方法，包括：
提供衬底；
在所述衬底上形成金属栅极结构；
将第一介电层设置在所述衬底上；
将第二介电层设置在所述金属栅极结构和所述衬底上方；
在所述第二介电层中执行第一蚀刻，从而形成第一开口，以暴露所述金属栅极结构中的金属材料的顶面；
在所述第二介电层和所述第一介电层中执行第二蚀刻，从而形成第二开口，以暴露所述衬底的硅化物区；以及
在形成的所述第一开口中执行湿蚀刻，以从所述顶面去除所述金属材料的一部分，从而在所述第二介电层下方形成横向凹槽。
2.根据权利要求1所述的方法，其中，所述衬底的所述硅化物区暴露于所述湿蚀刻的溶液之下。
3.根据权利要求1所述的方法，进一步包括：使含氮或氢的气体流入在所述第一蚀刻和所述第二蚀刻的过程中形成的所述开口中。
4.根据权利要求1所述的方法，进一步包括：对所述金属材料的顶面执行氧处理。
5.根据权利要求1所述的方法，其中，利用包括NH3和H2O2的溶液执行所述湿蚀刻。
6.根据权利要求1所述的方法，进一步包括：利用导电材料填充在所述第一蚀刻和所述第二蚀刻的过程中形成的所述开口和所述横向凹槽。
7.根据权利要求1所述的方法，其中，在5秒至180秒的时间段内执行所述湿蚀刻。
8.一种制造半导体结构的方法，包括：
提供衬底；
在所述衬底上形成金属栅极结构，其中，所述金属栅极结构包括：高k介电层、势垒层、功函层、以及金属填充层；
在所述衬底和所述金属栅极结构上形成第一介电层；
在所述第一介电层中执行第一蚀刻以形成开口，从而暴露出所述金属填充层的表面；
在所述开口中执行氧处理；
在所述开口中执行湿蚀刻，从而在所述表面下方形成横向凹槽；以及
将导电材料填充在所述开口中，以形成接合在所述金属栅极结构上的倒T形导电塞。
9.根据权利要求8所述的方法，进一步包括对所述金属填充层的表面执行氧处理，从而在所述金属填充层上形成所述金属填充层的氧化物。
10.根据权利要求8所述的方法，进一步包括在所述衬底上形成硅化物区。
11.根据权利要求10所述的方法，进一步包括形成开口以暴露出所述硅化物区。
12.根据权利要求8所述的方法，进一步包括在所述衬底上形成虚拟栅极并且用所述金属栅极结构替换所述虚拟栅极。
13.一种半导体结构，包括：
衬底；
金属栅极，包括金属填充层并设置在所述衬底上方；
介电材料，位于所述金属填充层上方并且将所述金属填充层与所述介电材料上方的导电线路间隔开；
导电塞，纵向延伸穿过所述介电材料并且包括沿着横向方向延伸到所述金属填充层内的横向侵蚀部；以及
介于所述介电材料和所述金属填充层之间的所述金属填充层的氧化物。
14.根据权利要求13所述的半导体结构，其中，所述金属填充层的氧化物位于所述横向侵蚀部上。
15.根据权利要求13所述的半导体结构，其中，所述横向侵蚀部关于所述导电塞的中心纵轴对称。
16.根据权利要求13所述的半导体结构，其中，所述横向侵蚀部具有与所述金属填充层界面连接的圆角端。
17.根据权利要求13所述的半导体结构，其中，所述导电塞纵向延伸到所述金属填充层中，延伸深度在0.5nm至15nm的范围内。
18.根据权利要求13所述的半导体结构，其中，所述横向侵蚀部沿着所述横向方向的宽度小于50nm。
19.根据权利要求13所述的半导体结构，其中，所述衬底包括鳍结构并且所述金属栅极设置在所述鳍结构上。
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