CN104916542A - 半导体器件的结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其形成方法。该半导体器件包括衬底，以及形成在衬底中的源极区和漏极区。该半导体器件还包括形成在源极区和漏极区之间的衬底的凹槽中的杂质扩散停止层，其中，杂质扩散停止层覆盖凹槽的底部和侧壁。该半导体器件还包括形成在杂质扩散停止层上方和凹槽中的沟道层，以及形成在沟道层上方的栅极堆叠件。杂质扩散停止层基本防止了衬底和源极区与漏极区中的杂质扩散到沟道层中。本发明还涉及半导体器件的结构及其制造方法。

Description

半导体器件的结构及其制造方法
技术领域
本发明总体涉及半导体技术领域，更具体地，涉及半导体器件的结构及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数式的发展。IC材料和设计中的技术进步产生出了一代又一代IC，其中，每代IC都比前一代IC更小更复杂。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小的同时，功能密度(即，每芯片面积的互连器件的数量)通常增加。该按比例缩小工艺通过增加生产效率并且降低相关成本提供益处。这种按比例缩小还增加了处理和制造IC的复杂性。
例如，载流子迁移率是晶体管(诸如，金属氧化物场效应晶体管(MOSFET))性能的一个重要问题。随着晶体管尺寸的减小，晶体管的沟道长度也在减小，使得其易于让杂质从晶体管的源极区和漏极区扩散到其沟道区中。因此，这些杂质降低了沟道区内载流子迁移率。对于通常使用硼作为源极区和漏极区的掺杂剂的p型MOSFET来说，这是尤其容易出问题的，因为与在n型MOSFET中通常使用的诸如磷作为掺杂剂相比，硼具有较低的原子量和较长的扩散长度。而且，已经观察到，越小的晶体管在离子注入深度上越具有较高的变化。这引起了这种晶体管的载流子迁移率和阈值电压(Vt)的较大的变化，不利地影响了它们的性能。
发明内容
为了解决现有技术中的问题，本发明提供了一种形成半导体器件的方法，包括：蚀刻衬底，从而在所述衬底中形成凹槽；在所述凹槽中形成杂质扩散停止层，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；在所述杂质扩散停止层上方形成沟道层；以及在所述沟道层上方形成栅极堆叠件。
在上述方法中，还包括，在蚀刻所述衬底之前：在所述衬底上方形成栅极堆叠件，所述栅极结构具有伪层；在所述衬底中邻近所述栅极结构的的位置形成源极区和漏极区；以及至少去除所述伪层，从而在所述栅极结构中形成开口，其中，穿过所述开口对所述衬底实施蚀刻。
在上述方法中，还包括：在所述衬底中邻近所述栅极堆叠件的位置形成源极区和漏极区。
在上述方法中，其中，所述杂质扩散停止层是通过注入工艺形成的SiC层。
在上述方法中，其中，所述杂质扩散停止层是通过外延工艺形成的SiC层。
在上述方法中，其中，所述沟道层是通过外延工艺形成的硅晶体。
在上述方法中，其中，形成所述栅极堆叠件包括：在所述沟道层上方形成界面层；在所述界面层上方形成高k介电层；以及在所述高k介电层上方形成金属层。
在上述方法中，其中，蚀刻所述衬底包括干蚀刻工艺和湿蚀刻工艺。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括：在衬底上方形成栅极结构，所述栅极结构具有伪界面层；在所述衬底中邻近所述栅极结构的位置形成源极区和漏极区；至少去除所述伪界面层，从而在所述栅极结构中形成开口；穿过所述开口蚀刻所述衬底，从而在所述衬底中形成凹槽；在所述凹槽中形成杂质扩散停止层，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；在所述杂质扩散停止层上方形成沟道层；以及在所述开口中的所述沟道层上方形成栅极堆叠件。
在上述方法中，其中：所述杂质扩散停止层是通过外延工艺形成的SiC层或SiGe层；以及所述沟道层是通过外延工艺形成的硅层。
在上述方法中，其中，形成所述源极区和所述漏极区包括外延工艺。
在上述方法中，其中，形成所述源极区和所述漏极区包括离子注入工艺。
在上述方法中，其中，所述栅极结构包括位于所述伪界面层上方的伪多晶硅层，还包括，在至少去除所述伪界面层之前：去除所述伪多晶硅层；以及在所述栅极结构上方和所述衬底上方形成掩模层，其中，所述掩模层包括另一开口，可以穿过所述另一开口去除所述伪界面层。
在上述方法中，其中，蚀刻所述衬底使用蚀刻偏差，以使所述凹槽在所述半导体器件的沟道长度方向上延伸超过所述开口。
根据本发明的又一个方面，提供了一种半导体器件，包括：衬底；源极区和漏极区，形成在所述衬底中；杂质扩散停止层，形成在位于所述源极区和所述漏极区之间的所述衬底的凹槽中，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；沟道层，形成在所述杂质扩散停止层上方和所述凹槽中；以及栅极堆叠件，形成在所述沟道层上方。
在上述半导体器件中，其中，所述源极区和所述漏极区包括重掺杂源极/漏极(HDD)区和轻掺杂源极/漏极(LDD)区。
在上述半导体器件中，其中：所述衬底是硅衬底；所述源极区和所述漏极区包括p型杂质；所述沟道层包括硅晶体；以及所述杂质扩散停止层包括SiC晶体或SiGe晶体。
在上述半导体器件中，其中：所述衬底是硅衬底；所述源极区和所述漏极区包括p型杂质；所述沟道层包括硅晶体；以及所述杂质扩散停止层包括SiC晶体或SiGe晶体；其中：所述硅晶体是外延生长的晶体；以及所述杂质扩散停止层是外延生长的SiC晶体。
在上述半导体器件中，其中：所述衬底是硅衬底；所述源极区和所述漏极区包括p型杂质；所述沟道层包括硅晶体；以及所述杂质扩散停止层包括SiC晶体或SiGe晶体；其中，所述源极区和所述漏极区均包括具有p型杂质的外延生长的硅晶体。
在上述半导体器件中，其中，所述栅极堆叠件包括位于所述沟道区上方的界面层、位于所述界面层上方的高k介电层以及位于所述高k介电层上方的金属层。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的形成半导体器件的方法的框图。
图2至图13根据实施例示出了根据图1的方法形成目标半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间形成有额外的部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
而且，为了便于描述，诸如“在…下方”、“在…下面”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对位置描述符可以同样地进行相应的解释。
参考图1，根据本发明的各个方面示出了形成半导体器件的方法100。方法100的一些实施例的一个目标是所形成的器件将具有基本没有杂质的沟道，且将基本阻挡来自器件的源极和漏极区的杂质扩散到沟道中。这将有效地改善半导体器件的载流子迁移率和阈值电压(Vt)的均匀性，这已经成为先进工艺(诸如，20纳米(nm)以下)中的重要因素。该方法100是实例，且不意在限制本发明超过权利要求中明确列举的内容。对于该方法的额外的实施例，在方法100之前、期间或之后可以提供额外的操作，且可以替换、消除或移动所描述的一些操作。根据本发明的各个方面，下文将结合图3至图13(器件200的截面图)对方法100进行描述。
如将要示出的，器件200示出了在衬底的一个区域中的p型场效应晶体管(PFET)。所提供的这些内容是为了简化和易于理解，且没必要将实施例限制为任何数量的器件、任何数量的区域或区域的结构的任何配置。而且，器件200可以是IC处理期间制造的中间器件或其一部分，器件200可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源部件(诸如，电阻器、电容器和电感器)、有源部件(诸如，p型场效应晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、双极型晶体管、高压晶体管、高频晶体管)、其他存储单元和它们的组合。
在操作102中，方法100(图1)在衬底202(图2)上方形成了栅极结构220。参考图2，在本实施例中，衬底202是硅衬底。可选地，衬底202可以包括另一元素半导体(诸如，锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或它们的组合。在又一可选的实施例中，衬底202是绝缘体上硅(SOI)。
衬底202包括区域208，通过隔离结构212将区域208与衬底202的其他部分隔开。在本实施例中，区域208是用于形成PFET的p型场效应晶体管区，诸如p型衬底中的n阱。在另一实施例中，区域208是用于形成NFET的n型场效应晶体管区。
可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成隔离结构212。隔离结构212可以是浅沟槽隔离(STI)结构。在实施例中，隔离结构212是STI部件且其通过在衬底202中蚀刻沟槽形成。然后，可以使用隔离材料填充沟槽，之后进行化学机械平坦化(CMP)。也可以使用诸如场氧化层、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构212。例如，隔离结构212可以包括具有一层或多层内衬层的多层结构。
栅极结构220包括栅极堆叠件，栅极堆叠件包括界面层222和多晶硅(多晶体硅)层224。在本实施例中，在后续操作中将去除界面层222和多晶硅层224。因此，也将它们分别称为伪界面层222和伪多晶硅层224。在实施例中，栅极结构220还包括设置在伪界面层222和伪多晶硅层224之间的栅极介电层和金属栅极层。伪界面层222可以包括介电材料，诸如，氧化硅层(SiO2)或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、和/或其他合适的方法形成伪界面层222。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成伪多晶硅层224。在实施例中，将硬掩模层设置在栅极结构220上，且硬掩模层可以包括诸如氧化硅和/或氮化硅的一层或多层材料。
栅极结构220还包括沿栅极堆叠件的侧壁放置的栅极间隔件226，其尤其沿伪界面层222和伪多晶硅层224的侧壁放置。栅极间隔件226包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、其他介电材料或它们的组合。在实例中，如图2所示，形成栅极间隔件226包括：通过将第一介电层(例如，具有均匀厚度的氧化硅层)毯式沉积在器件200上方作为内衬层以及将第二介电层(例如，氮化硅层)毯式沉积在第一介电层上方作为主要D型间隔件，并且然后，各向异性蚀刻以去除介电层的部分从而形成栅极间隔件226。在一些实施例中，栅极结构220可以包括位于栅极堆叠件222/224和间隔件226之间的密封层。
方法100(图1)进行到操作104，在临近于栅极结构220的衬底202中形成源极区和漏极区。参考图3，在本实施例中，源极区和漏极区的每个都包括轻掺杂源极/漏极(LDD)312、重掺杂源极/漏极(HDD)314和硅化部分(silicidation)316。
在本实施例中，通过包括蚀刻工艺、清洗工艺和外延工艺的工艺形成LDD312。例如，蚀刻工艺去除衬底202邻近栅极结构220的部分，由此形成两个将栅极结构220夹在中间的凹槽；清洗工艺使用氢氟酸(HF)溶液或其他合适的溶液清洗凹槽；且外延工艺实施选择性外延生长(SEG)工艺由此在凹槽中形成外延层312。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或它们的组合。在实施例中，SEG工艺是使用硅基前体气体的低压化学汽相沉积(LPCVD)工艺。而且，在本实例中，SEG工艺使用p型掺杂剂对外延层312进行原位掺杂以形成PFET。例如，SEG工艺可以使用含硼气体，诸如，乙硼烷(B2H6)、其他p型含掺杂剂气体或它们的组合。如果在SEG工艺期间没有掺杂外延层312，则其将在随后的工艺中进行掺杂，例如，通过离子注入工艺、等离子体浸渍离子注入(PIII)工艺、气体和/或固体源扩散工艺、其他工艺或它们的组合。可以实施诸如快速热退火和/或激光热退火的退火工艺以激活外延层312中的掺杂剂。
在本实施例中，可以通过包括回蚀刻工艺和外延工艺的工艺形成HDD314。例如，回蚀刻工艺使用干蚀刻工艺、湿蚀刻工艺或它们的组合选择性地蚀刻外延层312以去除部分外延层312；并且外延工艺使用与形成LDD312类似的工艺但是使用较重的p型掺杂剂。可以实施诸如快速热退火和/或激光热退火的退火工艺以激活外延层314中的掺杂剂。
在本实施例中，硅化部分316可以包括硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料、和/或它们的组合。形成硅化部分316的工艺可以包括：沉积金属层、退火金属层，从而使得金属层能够与硅反应以形成硅化物，并且然后去除未反应的金属层。
上文讨论的源极/漏极区312/314/316的结构和形成仅仅是实例，且并且不旨在超过权利要求明确列举的内容外限制本发明。在本发明的各个实施例中，可以通过各种其他工艺形成源极/漏极区。例如，可以通过晕环(halo)掺杂或轻掺杂的漏极(LDD)注入、源极/漏极注入、源极/漏极激活和/或其他合适的工艺形成源极/漏极区。
图3还示出了衬底202的沟道区320，沟道区320位于栅极结构220的下方，且沿PFET200的栅极长度方向位于源极区和漏极区312/314/316之间。当合适的电压施加到PFET200时，沟道区320将在源极区和漏极区312/314/316之间形成用于PFET200的导电沟道。随着半导体工艺技术发展到纳米时代(诸如，20nm以下)，沟道区320中的杂质将严重影响沟道区320中的载流子迁移率。杂质可能来自区域208(包括n型掺杂剂)，或来自掺杂的源极/漏极区312/314(包括p型掺杂剂)。例如，LDD312和HDD314均可以包括作为掺杂剂的硼。由于硼的低原子量，其可以扩散出掺杂区312/314很大长度，且进入到沟道区320中。本发明的一些实施例通过形成将沟道区320与掺杂的源极/漏极区312/314和掺杂区208隔离开的杂质扩散停止层来寻求解决这个问题。杂质扩散停止层将基本防止诸如硼原子的杂质扩到到沟道区320中，然而仍允许诸如电子或空穴的电荷载流子流到源极/漏极区312/314/316之间，从而用于执行PFET200的功能。
尽管上述讨论使用PFET作为实例，但是NFET存在相似的杂质扩散问题，且同样可以由本发明的各个实施例解决。在本发明的一些实施例中，器件200是NFET，区域208包括p型掺杂剂，且源极/漏极区312/314包括诸如磷的n型掺杂剂。
该方法100(图1)进行到操作106，在栅极结构220上方和衬底202上方形成接触蚀刻停止层(CESL)412和介电层414(图4)。可以用于形成CESL412的材料的实例包括氮化硅、氧化硅、氮氧化硅和/或其他材料。可以通过PECVD工艺和/或其他合适的沉积或氧化工艺形成CESL412。介电层414可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融的硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料的材料。可以通过PECVD工艺或其他合适的沉积技术沉积介电层414。在实施例中，在形成CESL412和介电层414之前，对间隔件226实施部分去除以减小其厚度。
方法100(图1)进行到操作108，平坦化接触蚀刻停止层(CESL)412和介电层414以暴露栅极结构220的顶面。参考图5，通过操作108暴露伪多晶硅层224。在实施例中，平坦化工艺使用化学机械平坦化(CMP)。
方法100(图1)进行到操作110以从栅极结构220去除伪多晶硅层224。可以使用合适的湿蚀刻、干(等离子体)蚀刻和/或选择性地调节以去除多晶硅材料的其他工艺去除伪多晶硅层224。参考图6，在本实施例中，去除伪多晶硅层224和任何其他层(未示出)，从而暴露伪界面层222。在一些实施例中，硬掩模层可以覆盖IC的某些区域，从而在蚀刻工艺中保护这些区域中的多晶硅层，而去除区域208中的诸如伪多晶硅层224的伪多晶硅层。
方法100(图1)进行到操作112，在介电层414上方形成掩模元件712。参考图7，在实施例中，可以使用光刻图案化工艺形成掩模元件712。典型的光刻图案化工艺包括在介电层414上方涂覆光刻胶层，软烘烤光刻胶层、且在使用掩模的情况下将光刻胶层暴露于辐射下。该工艺还包括曝光后烘烤、显影和硬烘烤，从而去除部分光刻胶层且留下图案化的光刻胶层作为掩模元件712。在本实施例中，掩模元件712具有开口，可以穿过开口蚀刻伪界面层222。
方法100(图1)进行到操作114，去除伪界面层222。可以使用合适的湿蚀刻工艺、干(等离子体)蚀刻工艺和/或其他工艺去除伪界面层222。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。去除伪界面层222之后，在栅极结构中形成开口812(图8)，穿过开口812可以蚀刻衬底202的沟道区320。
方法100(图1)进行到操作116，穿过开口812去除衬底202的一部分从而在衬底中形成凹槽912。参考图9，凹槽912介于在源极/漏极区312/314/316之间。在本实施例中，凹槽912以器件200的沟道长度方向延伸超过开口812的宽度。在本实施例中，通过包括干蚀刻工艺、湿蚀刻工艺或它们的组合的蚀刻工艺形成凹槽912。在一些实施例中，操作114的蚀刻工艺进行到操作116以形成凹槽912或其一部分。在本实施例中，控制蚀刻工艺以获得凹槽912的期望轮廓。在一个实例中，蚀刻工艺包括干蚀刻工艺和湿蚀刻工艺，且可以调整干蚀刻工艺和湿蚀刻工艺的蚀刻参数(诸如，所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、射频(RF)偏置电压、RF偏置功率、蚀刻剂流速和其他合适的参数)以获得期望的凹槽轮廓。在蚀刻工艺之后，可以实施预清洗工艺，使用氢氟酸(HF)溶液或其他合适的溶液清洗凹槽912。
方法100(图1)进行到操作118，在凹槽912中形成杂质扩散停止层1012。参考图10，在本实施例中，杂质扩散停止层1012是SiC晶体的薄层且其覆盖凹槽912的底部和侧壁。例如，可以使用外延工艺通过在诸如700℃的高温下在具有气体混合物(诸如，SiH4、SiH2Cl2、SiHCl3或混合有SiH3CH3的HCl)的氢环境中加热硅衬底202来形成SiC层1012。可选地，可以使用离子注入工艺或注入后退火工艺形成SiC层1012。在另一实施例中，杂质扩散停止层1012是SiGe晶体的薄层1012。例如，可以使用外延工艺或离子注入工艺形成SiGe晶体的层。
方法100(图1)进行到操作120，在凹槽912中的杂质扩散停止层1012上方形成非掺杂的硅层1112。参考图11，非掺杂的硅层1112和杂质扩散停止层1012一起填充凹槽912。在本实施例中，通过选择性外延生长(SEG)工艺形成非掺杂的硅层1112。例如，SEG工艺是使用诸如硅烷(SiH4)、二氯甲硅烷(DCS)、乙硅烷(Si2H6)、丙硅烷(Si3H8)的硅基前体气体、其他硅基前体气体或它们的组合的低压化学汽相沉积(LPCVD)工艺。非掺杂的硅层1112的一部分形成用于替换沟道区320(图2)的器件200的新沟道区1114。因此，非掺杂的硅层1112也称作沟道层1112。本发明的直接益处是沟道区1114基本没有杂质。相反，替换的沟道区320在形成器件200的各个操作和过程中(诸如，源极/漏极掺杂工艺)已经有杂质扩散到其中。此外，杂质扩散停止层1012基本防止了掺杂区208的源极/漏极区312/314的杂质扩散到沟道层1112中。因此，双层1012/1112为器件200提供了基本纯的硅沟道，极大地改善了其载流子迁移率和阈值电压的均匀性。在形成器件200中使用20nm半导体工艺的实施例中，使SiC层1012选择性生长到约3nm的厚度，且使沟道层1112选择性地生长到约15nm的厚度。
方法100进行到操作122，在沟道区1114上方形成栅极堆叠件1210。参考图12，在本实施例中，栅极堆叠件1210包括界面层1212、介电层1214、功函金属层1216和填充层1218。界面层1212可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料，且可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适的电介质形成。介电层1214可以包括诸如氧化铪(HfO2)、Al2O3、氧化镧、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合的高k介电层或其他合适的材料。可以通过ALD和/或其他合适的方法形成介电层1214。在本实施例中，功函金属层1216是p型功函层。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。在器件200是NFET的实施例中，功函金属层1216是n型功函层。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函层1216可以包括多个层。可以通过CVD、PVD和/或其他合适的工艺沉积功函层1216。填充层1218可以包括铝(Al)、钨(W)、或铜(Cu)和/或其他合适的材料。可以通过CVD、PVD、电镀和/或其他合适的工艺形成填充层1218。栅极堆叠件1210填充栅极结构220的开口812(图9)。可以实施CMP工艺以从栅极堆叠件1210去除过量的材料且平坦化器件200的顶面1220。
方法100(图1)进行到操作124，形成层间介电(ILD)层1312和接触件1314。参考图13，在本实施例中，ILD层1312可以使用与介电层414相同或不同的材料。ILD层1312可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃的介电材料或诸如硼磷硅酸盐玻璃(BPSG)、熔融的硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅和/或其他合适的介电材料的材料。可以通过PECVD工艺或其他合适的沉积技术沉积ILD层1312。在形成ILD层1312之后，形成接触件1314以提供从源极/漏极区316和栅极结构220到多层互连件(MLI)的一层或多层互连层的电连接。接触件1314可以包括钨或其他合适的导电元件。可以通过在ILD层1312、介电层414和CESL412中蚀刻沟槽形成接触件1314；且使用导电材料填充沟槽以形成通孔。
在上文参考图11的讨论中，在形成栅极结构220(图2)和源极/漏极区312/314/316(图3)之后，形成双层1012/1112。在本发明的一些实施例中，在形成栅极结构220(图2)和源极/漏极区312/314/316(图3)之前，形成双层1012/1112。例如，使用硬掩模代替穿过开口812蚀刻衬底202，从而形成凹槽912(图9)。在凹槽912中形成双层1012/1112(图11)之后，在沟道区1114(图11)上方形成栅极结构220，以及在邻近沟道区1114的衬底中依次形成源极/漏极区312/314/316。
尽管本发明不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供了许多益处。一个益处是为半导体器件的沟道区提供了双层。该双层包括杂质扩散停止层(例如，SiC或SiGe)和基本纯的硅层。杂质扩散停止层基本阻挡衬底和掺杂的源极/漏极区的杂质扩散到硅层中，因此极大地改善了半导体器件的沟道区中的载流子迁移率。而且，基本纯的硅层有助于改善以相似方式形成的半导体器件中的阈值电压(Vt)的均匀性。载流子迁移率和Vt均匀性都是影响半导体器件的性能的重要因素，尤其是在先进的技术节点(诸如20nm以下)中。另一益处是双层的形成只包括很少的蚀刻和沉积/外延操作。因此，其可以使用现有的工艺进行集成，诸如，后栅极高k金属栅极形成工艺。
在一个示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括蚀刻衬底，从而在衬底中形成凹槽，且在凹槽中形成杂质扩散停止层，其中，杂质扩散停止层覆盖凹槽的底部和侧壁。该方法还包括在杂质扩散停止层上方形成沟道层，以及在沟道层上方形成栅极堆叠件。
在另一个示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括在衬底上方形成栅极结构，该栅极结构具有伪界面层。该方法还包括在衬底中邻近栅极结构的位置的形成源极区和漏极区；至少去除伪界面层从而在栅极结构中形成开口；穿过开口蚀刻衬底从而在衬底中形成凹槽；在凹槽中形成杂质扩散停止层，该杂质扩散停止层覆盖凹槽的底部和侧壁；在杂质扩散停止层上方形成沟道层；以及在开口中的沟道层上方形成栅极堆叠件。
在另一个示例性方面中，本发明针对一种半导体器件。该半导体器件包括衬底、以及形成在衬底中的源极区和漏极区。该半导体器件还包括形成在源极区和漏极区之间的衬底的凹槽中的杂质扩散停止层，其中，杂质扩散停止层覆盖凹槽的底部和侧壁。该半导体器件还包括形成在杂质扩散停止层上方和凹槽中的沟道层，以及形成在沟道层上方的栅极堆叠件。
上面概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
蚀刻衬底，从而在所述衬底中形成凹槽；
在所述凹槽中形成杂质扩散停止层，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；
在所述杂质扩散停止层上方形成沟道层；以及
在所述沟道层上方形成栅极堆叠件。
2.根据权利要求1所述的方法，还包括，在蚀刻所述衬底之前：
在所述衬底上方形成栅极堆叠件，所述栅极结构具有伪层；
在所述衬底中邻近所述栅极结构的的位置形成源极区和漏极区；以及
至少去除所述伪层，从而在所述栅极结构中形成开口，其中，穿过所述开口对所述衬底实施蚀刻。
3.根据权利要求1所述的方法，还包括：
在所述衬底中邻近所述栅极堆叠件的位置形成源极区和漏极区。
4.根据权利要求1所述的方法，其中，所述杂质扩散停止层是通过注入工艺形成的SiC层。
5.根据权利要求1所述的方法，其中，所述杂质扩散停止层是通过外延工艺形成的SiC层。
6.根据权利要求1所述的方法，其中，所述沟道层是通过外延工艺形成的硅晶体。
7.根据权利要求1所述的方法，其中，形成所述栅极堆叠件包括：
在所述沟道层上方形成界面层；
在所述界面层上方形成高k介电层；以及
在所述高k介电层上方形成金属层。
8.根据权利要求1所述的方法，其中，蚀刻所述衬底包括干蚀刻工艺和湿蚀刻工艺。
9.一种形成半导体器件的方法，包括：
在衬底上方形成栅极结构，所述栅极结构具有伪界面层；
在所述衬底中邻近所述栅极结构的位置形成源极区和漏极区；
至少去除所述伪界面层，从而在所述栅极结构中形成开口；
穿过所述开口蚀刻所述衬底，从而在所述衬底中形成凹槽；
在所述凹槽中形成杂质扩散停止层，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；
在所述杂质扩散停止层上方形成沟道层；以及
在所述开口中的所述沟道层上方形成栅极堆叠件。
10.一种半导体器件，包括：
衬底；
源极区和漏极区，形成在所述衬底中；
杂质扩散停止层，形成在位于所述源极区和所述漏极区之间的所述衬底的凹槽中，所述杂质扩散停止层覆盖所述凹槽的底部和侧壁；
沟道层，形成在所述杂质扩散停止层上方和所述凹槽中；以及
栅极堆叠件，形成在所述沟道层上方。
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