CN113629012A - 形成半导体器件的方法 - Google Patents

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forming
substrate
semiconductor
diffusion barrier
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陈逸群
李汝谅
蔡嘉雄
江振豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种形成半导体器件的方法，包括：在衬底上方形成蚀刻停止层；在蚀刻停止层上方形成第一扩散阻挡层；在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管；在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管；将第一互连结构附接到载体；在附接之后去除衬底、蚀刻停止层和第一扩散阻挡层；在去除之后，在半导体器件层的背侧处形成第二互连结构。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、手机、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上沉积绝缘层或电介质层、导电层和材料的半导体层，并使用光刻在各种材料层上图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多的组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，方法包括：在衬底上形成蚀刻停止层；在蚀刻停止层上方形成第一扩散阻挡层；在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管；在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管；将第一互连结构附接到载体；在附接之后，去除衬底、蚀刻停止层和第一扩散阻挡层；以及在去除之后，在半导体器件层的背侧处形成第二互连结构。
根据本发明实施例的另一个方面，提供了一种形成半导体器件的方法，方法包括：在衬底上方形成蚀刻停止层，蚀刻停止层包括由第一掺杂剂掺杂的第一半导体材料；在蚀刻停止层上方形成第一扩散阻挡层，第一扩散阻挡层包括与不连续的氧层交错的硅层；在第一扩散阻挡层上方外延形成第二半导体材料；在第二半导体材料中形成晶体管；在第二半导体材料上方形成第一互连结构；将第一互连结构附接到载体；以及在附接之后，去除衬底、蚀刻停止层和第一扩散阻挡层。
根据本发明实施例的又一个方面，提供了一种形成半导体器件的方法，方法包括：在衬底上形成掺杂的半导体层；在掺杂的半导体层上方形成扩散阻挡层，扩散阻挡层包括交替的外延硅层和氧的部分单层；在扩散阻挡层上方形成包括晶体管的器件层；以及将器件层转移到工件上，其中，转移包括：将器件层接合到工件；和在接合之后，去除衬底、掺杂的半导体层和扩散阻挡层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1根据一些实施例以三维视图示出了纳米结构场效应晶体管(nano-FET)的示例。
图2A和图2B示出了根据实施例的具有蚀刻停止层和扩散阻挡层的衬底的截面图。
图3示出了根据另一实施例的具有蚀刻停止层和扩散阻挡层的衬底的截面图。
图4示出了根据又一个实施例的具有蚀刻停止层和扩散阻挡层的衬底的截面图。
图5、图6、图7、图8、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图15E、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图33D、图34A、图34B和图34C是根据实施例的制造纳米FET的中间阶段的截面图。
图35、图36A、图36B和图37示出了根据实施例的处于制造的各个阶段的半导体封装件的截面图。
图38、图39A、图39B、图40和图41示出了根据实施例的处于制造的各个阶段的半导体封装件的截面图。
图42示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施例
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，多层衬底包括牺牲衬底，在牺牲衬底上方的蚀刻停止层，在蚀刻停止层上方的扩散阻挡层以及在扩散阻挡层上方的半导体层。蚀刻停止层由高掺杂半导体材料形成，以在扩散阻挡层上提供优异的蚀刻选择性。扩散阻挡层包括硅和氧插入的部分单层的交替层，并减少了蚀刻停止层的掺杂剂向衬底的半导体层中的向外扩散。结果，在扩散阻挡层上形成了适合于形成高性能半导体器件的薄的(例如，＜100nm)高质量半导体层。半导体层可以通过接合工艺和随后的背侧减薄工艺而容易地转移到工件(例如，晶圆、载体等)上，该背侧减薄工艺使用由衬底的结构促进的选择性蚀刻工艺。
本文讨论的一些实施例是在包括纳米FET的管芯的背景下描述的。然而，替代或结合纳米FET，各种实施例可应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)，平面晶体管等)的全部晶圆或管芯。
图1以三维视图示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的示例。纳米FET在衬底50(例如，半导体衬底)上的鳍66上包括纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55用作纳米FET的沟道区。纳米结构55可以包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区域68设置在相邻的鳍66之间，鳍可以在相邻的STI区域68上方或从相邻的STI区域68之间突出。尽管鳍66的底部被示为与衬底50连续的单一材料，但鳍66的底部和/或衬底50中的一个可以包括单一材料或多种材料。在本文中，鳍66指的是在相邻的STI区域68之间延伸的部分。
栅极电介质层100在鳍66的顶表面上方并且沿着纳米结构55的顶表面、侧壁和底表面。栅电极102在栅极电介质层100上方。外延源/漏区92设置在在栅极电介质层100和栅电极102的相对侧上的鳍66上。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅电极102的纵轴并且在例如垂直于纳米FET的外延源/漏区92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并延伸穿过多个纳米FET的外延源/漏区92。截面C-C'垂直于截面A-A'，并且平行于纳米FET的鳍66的纵轴，并且沿例如外延源极/纳米FET的源/漏区92。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其他实施例中，可以使用先栅工艺。而且，一些实施例考虑了在诸如平面FET或平面场效应晶体管(FinFET)的平面器件中使用的方面。
图2A和图2B示出了根据一个实施例的具有蚀刻停止层和扩散阻挡层的衬底50A的截面图。图3中的衬底50A、衬底50B和图4中的衬底50C是衬底50的不同实施例，并且可以用作例如图1中的衬底50或图5至图34C中的衬底50。
参照图2A，衬底50A具有包括牺牲衬底11(也可以称为衬底11)的多层结构。多层结构还包括依次形成在衬底11上方的蚀刻停止层17、覆盖层19、扩散阻挡层21和半导体层23(例如，外延半导体材料层)。
在一些实施例中，衬底11是半导体衬底，诸如块状半导体，其可以被掺杂(例如，以p型或n型掺杂剂)或不被掺杂。例如，衬底11可以是p-衬底或p+衬底。作为另一示例，衬底11可以包括为p+衬底的下部(例如，图2A中的虚线11P下方的部分)，并且包括为是p-外延硅层的上部(例如，图2A中的虚线11P上方的部分)。衬底11可以是晶圆，例如硅晶圆。在一些实施例中，衬底11的半导体材料可以包括硅；锗；包括碳化硅的化合物半导体，包括硅锗的合金半导体或它们的组合。
在一些实施例中，蚀刻停止层17是由掺杂剂掺杂的半导体材料。半导体材料可以是例如硅或硅锗，并且掺杂剂可以是例如硼、磷、砷、铟或锑。例如，蚀刻停止层17可以是掺杂有硼的硅锗(SiGe)层或掺杂有硼的硅层。可以通过诸如化学气相沉积(CVD)的合适的形成方法来形成蚀刻停止层17。在一些实施例中，蚀刻停止层17中的掺杂剂(例如，硼)的浓度在约2E19原子/cm3至约5E21原子/cm3之间。例如，在蚀刻停止层17是由硼掺杂的硅的实施例中(也称为Si：B层)，蚀刻停止层17中的硼浓度可以为约4E20原子/cm3。作为另一示例，在蚀刻停止层17是由硼掺杂的硅锗(也称为SiGe：B层)的实施例中，蚀刻停止层17中的硼浓度可以为约2E20原子/cm3。例如，蚀刻停止层17的厚度T1可以在约5nm至约100nm之间。在随后的处理中，有时通过与机械减薄工艺相结合的一种或多种蚀刻来去除牺牲衬底11、蚀刻停止层17、覆盖层19和扩散阻挡层21，并且当通过选择性蚀刻工艺去除衬底11的紧邻层17的部分时，蚀刻停止层17用作蚀刻停止层。
注意，掺杂的半导体层(例如SiGe：B)已用于增强器件性能，例如改善沟道迁移率。因此，在常规设计中，掺杂的半导体层可以是最终产品的部分，以改善所形成的半导体器件的性能。然而，本公开中的蚀刻停止层17的掺杂的半导体材料(例如，Si：B)被用作蚀刻停止层，并且从最终产品中去除。本公开的蚀刻停止层17中的掺杂剂(例如，硼)的浓度可以比常规设计的掺杂半导体层中使用的浓度高几个数量级(例如，高数百倍)。这样高的掺杂剂浓度对蚀刻停止层17实现了优异的蚀刻选择性。例如，当在随后的蚀刻工艺中去除衬底11(例如，硅衬底)时，在衬底11和蚀刻停止层17之间达到50或更高的蚀刻选择性。换句话说，以大于或等于蚀刻停止层17的蚀刻速度的50倍的蚀刻速度对衬底11进行蚀刻。在半导体层23转移到另一个结构的应用中，这样高的蚀刻选择性是有益的。没有通过所公开的蚀刻停止层17提供的高蚀刻选择性，半导体层23的转移可能太耗时以至于在经济上不可行。另外，当转移层的厚度均匀性对于维持紧密的器件性能分布很重要时，高蚀刻选择性是有利的，然而，如果未达到，蚀刻停止层17中的高掺杂浓度将导致掺杂剂向外扩散到相邻层中。随后形成的扩散阻挡层21提供保护，以防止蚀刻停止层17的掺杂剂向外扩散。
在一些实施例中，沉积的覆盖层19是外延半导体层(例如，未掺杂的外延硅层)，并且可以通过诸如CVD的合适的形成方法来形成。覆盖层19可以用作蚀刻停止层17和扩散阻挡层21之间的缓冲层，以防止或减少扩散阻挡层21的外延材料中的缺陷。覆盖层19的厚度在约1nm至约30nm之间，在一些实施例中。在一些实施例中，尽管沉积的覆盖层19是未掺杂的层，但是蚀刻停止层17中的掺杂剂扩散到覆盖层19中并且将覆盖层19变成掺杂的半导体层，在这种情况下，掺杂覆盖层19中的掺杂浓度可以是梯度，随着掺杂覆盖层19远离蚀刻停止层17延伸而掺杂浓度降低。
根据一些实施例，扩散阻挡层21是包括与氧插入的部分单层14交错的硅层12(参见图2B)的层堆叠。换句话说，扩散阻挡层21包括硅层12和氧插入的部分单层14(也可以称为氧的部分单层，或不连续的氧层)的交替层。图2B示出了在图2A的区域10中的扩散阻挡层21的放大图。
如图2B所示，扩散阻挡层21包括第一数量的硅层12，其中每个硅层12是通过例如用于半导体材料的外延生长的CVD工艺形成的未掺杂的外延硅层。可以使用包括硅的前体来形成硅层12，诸如硅烷(SiH4)、二氯硅烷(DCS)等。作为示例，每个硅层12可以具有在约1nm与约30nm之间的厚度。注意，如本领域技术人员容易理解的，硅层12不必具有相同的厚度，并且每个硅层12可以具有任何合适的厚度。
仍然参考图2B，扩散阻挡层21还包括第二数量的氧插入的部分单层14。在所示的示例中，第二数量比第一数量少一个。例如，图2B示出了六个硅层12和五个氧插入的部分单层14作为非限制性示例。如本领域技术人员容易理解的那样，硅层12和氧插入的部分单层14的数量可以是任何合适的数量。每个氧插入的部分单层14的厚度可以小于约0.5nm。在一些实施例中，第二数量的每个氧插入的部分单分子层14中的氧浓度比背景氧浓度水平高几个数量级(例如100倍、1000倍或更多)，其中背景氧浓度水平是指由于来自处理腔室、源材料或晶圆表面的无意掺入的氧气而引起的氧气水平。如本领域技术人员所理解的，背景氧浓度水平可以取决于例如每种制造工艺或产品的最佳实践、能力和/或要求。
在一些实施例中，每个氧插入的部分单层14是其中已经结合有氧的外延硅层。可以通过用于硅外延层12的外延生长的相同CVD工具来形成每个氧插入的部分单层14。在一些实施例中，用于形成扩散阻挡层21的CVD工艺的温度在约400℃至约800℃之间。例如，将包含氧的前体(例如，含氧气体)供应到CVD外延工具腔室中以形成第一氧插入的部分单层14。该前体可以通过载气(例如H2、N2或其他合适的惰性气体)携带到CVD外延工具腔室中。在一些实施例中，氧原子占据硅晶格中的间隙位点以形成氧插入的部分单层14。重复形成硅和氧插入的部分单层的交替层的上述过程，直到形成了目标数量的硅层12和氧插入的部分单层14为止。在一些实施例中，蚀刻停止层17的掺杂剂(例如，硼)通过间隙介导(interstitial-mediated)的机制扩散到相邻的硅层(例如，23)中，氧插入的部分单层14的间隙位置中存在氧原子，因此阻挡或减少了掺杂剂的扩散。
在一些实施例中，如果在氧插入的部分单分子层14中的氧的剂量太低，则扩散阻挡层21可能不能提供足够的保护以防止蚀刻停止层17的掺杂剂(例如，硼)向外扩散，诸如在随后的热处理中(例如在蚀刻停止层17中激活掺杂剂的退火过程，在随后形成的源/漏区中激活掺杂剂的退火过程，或在随后的沉积过程中的热处理)。如果氧插入的部分单层14中的氧的剂量太高，则随后形成的硅外延层12可能会变得有缺陷，并且可能无法形成用于形成高性能器件的高质量外延材料(例如23)，如下面将详细讨论。
在一些实施例中，选择在氧插入的硅层14中的氧的剂量和/或浓度以允许形成氧的部分单层。在此，“部分单层”是指氧插入的硅层14中的氧的浓度非常高(例如，与现有设计中通常的氧注入外延硅层的氧的浓度相比，为数个数量级或数百倍)，以有效地减少蚀刻停止层17的掺杂剂(例如硼)的扩散，但是又不会太高(例如高达整个氧单层)而不会破坏硅晶格。换句话说，每个氧插入的硅层14中的氧的部分单层允许上覆硅层12和下覆硅层12之间的晶格对准。没有晶格对准，每对硅层12和氧插入的部分单层14可能形成位错缺陷，以及用于高性能器件的高质量晶体半导体层23可以不形成在扩散阻挡层21上方。氧插入的硅层14的实施例不限于以上所讨论的示例，其他修改或变化也是可能的，并且完全旨在包括在本公开的范围内。
再次参考图2A，在扩散阻挡层21上方形成半导体层23。半导体层23是通过诸如CVD外延工艺的合适形成方法形成的外延半导体材料，例如外延硅材料。在随后的处理中，在半导体层23中/之上形成诸如晶体管的电组件以形成器件层，然后将器件层转移到另一半导体结构。在示例实施例中，半导体层23的厚度T2小于约100nm。如果没有扩散阻挡层21，那么这样的小厚度(例如，小于100nm)可能无法实现，因为靠近蚀刻停止层17的半导体层23的下部可能会受到蚀刻停止层17的掺杂剂(例如，硼)的污染，并且可能必须在远离蚀刻停止层17的半导体层23的上部中形成电部件。因此，公开的扩散阻挡层21允许形成并用于形成半导体器件的薄的半导体层23。加上在制造过程中可能需要较少蚀刻半导体层23的因素，使得半导体层23的总厚度变化(TTV)较小。此外，薄的半导体层23导致较小的材料成本和更少的制造时间。
在一些实施例中，蚀刻停止层17和扩散阻挡层21形成在不同的处理室中。在一些实施例中，蚀刻停止层17、扩散阻挡层21和半导体层23形成在同一处理室中。这些和其他变型完全旨在包括在本公开的范围内。
图3示出了根据另一实施例的具有蚀刻停止层和扩散阻挡层的衬底50B的截面图。衬底50B类似于衬底50A，但是具有覆盖层15和在蚀刻停止层17下方形成的扩散阻挡层13。覆盖层15和扩散阻挡层13可以与覆盖层19和扩散阻挡层21分别可以使用相同或相似的材料通过相同或相似的形成方法形成，因此不再赘述。在一些实施例中，可以在衬底50B中省略覆盖层15。
已经进行了实验以确认扩散阻挡层21的有效性。例如，类似于衬底50B的衬底，具有由硼浓度为4.5E20原子/cm3的硼掺杂的硅(Si：B)形成的蚀刻停止层17在1090℃的尖峰快速热退火(RTA)过程中加热约1.8秒。与不具有扩散阻挡层21的参考衬底相比，通过具有扩散阻挡层21的衬底50B，硼向半导体层23内的扩散深度减小了约40％。
图4示出了根据又一个实施例的具有蚀刻停止层和扩散阻挡层的衬底50C的截面图。衬底50C类似于图3中的衬底50B，但是具有附加层，例如蚀刻停止层29、覆盖层31、扩散阻挡层27和33以及未掺杂的半导体层25(例如，未掺杂的外延硅层)。另外，在图4的示例中省略了图3中的覆盖层15。蚀刻停止层29可以与蚀刻停止层17相同或相似，覆盖层31可以与蚀刻停止层17相同或相似。覆盖层19以及扩散阻挡层27和33可以与扩散阻挡层21和13相同或相似，因此不再赘述。在一些实施例中，与覆盖层19相同或相似的覆盖层形成在每个蚀刻停止层29和17的下方(例如，在其下方且物理接触)。在示例实施例中，蚀刻停止层17和29是由硼掺杂的硅(例如，Si：B)，覆盖层31和19是由硼掺杂的硅(例如，Si：B)，并且未掺杂的半导体层25是未掺杂的外延硅层。
图5至图34C是根据一个实施例的制造纳米FET的中间阶段的截面图。图5至图8、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A图32B、图32A、图33A和图34A示出了图1中所示的参考截面A-A′。图9B、图10B、图11B、图12B、图13B、图14B、图15B、图15D、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B和图34B示出图1所示的参考截面B-B′。图9C、图10C、图11C、图12C、图13C图14C、图14D、图15C、图15E、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图33D和图34C示出参考截面图C-C'如图1所示。
在图5中，提供了衬底50。衬底50可以是任何公开的实施例，例如衬底50A、衬底50B或衬底50C。为了简单起见，在随后的附图中可以不示出衬底50的细节。
此外，在图5中，在衬底50上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细地讨论的，将去除第一半导体层51并且将第二半导体层53图案化以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以对第二半导体层53进行图案化以在n型区域50N中形成纳米FET的沟道区，并且可以去除第二半导体层53并且将第一半导体层53去除。半导体层51可以被图案化以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在n型区域50N中形成纳米FET的沟道区，并且可以去除第一半导体层51并且第二半导体层53可以被图案化以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区域。
出于说明性目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53中的每一个的三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺外延生长多层堆叠64的每个层。在各种实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料形成，例如硅锗等，第二半导体层53可以由适合于p型纳米FET、n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。出于说明性目的，多层堆叠64被示出为具有适合于p型纳米FET的最底部的半导体层。在一些实施例中，可以形成多层堆叠64，使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许对第二半导体层53进行图案化以形成纳米FET的沟道区。类似地，在其中去除第二半导体层53并且图案化第一半导体层51以形成沟道区的实施例中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体层51的半导体材料，从而允许第一半导体层51被图案化以形成纳米FET的沟道区。
现在参考图6，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻，诸如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)的工艺或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可统称为纳米结构55。在所示的实施例中，鳍66形成在半导体层23中(例如，参见图2A)。在一些实施例中，形成鳍66的蚀刻工艺在到达衬底50的扩散阻挡层(例如21或33)之前停止，因此，衬底50的连接至鳍66的部分停止可以对应于蚀刻工艺之后的半导体层23的其余部分。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺来图案化鳍66和纳米结构55，光刻工艺包括双图案化或多图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66。
图6示出n型区域50N和p型区域50P中的鳍66具有基本相等的宽度，以用于说明性目的。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或小于p型区域50P中的鳍66的宽度。进一步地，尽管每个鳍66和纳米结构55在整个图中被示出为具有一致的宽度，但是在其他实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，使得每个鳍66和/或纳米结构55的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可具有不同的宽度并且为梯形形状。
在图7中，浅沟槽隔离(STI)区域68形成在鳍66附近。STI区域68可以通过在衬底50、鳍66和纳米结构55上以及相邻的鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物，例如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，形成绝缘材料，使得过量的绝缘材料覆盖纳米结构55。尽管将绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上形成诸如上述的填充材料。
然后，对绝缘材料施加去除工艺以去除纳米结构55上的多余绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是水平的。
然后，使绝缘材料凹进以形成STI区域68。使绝缘材料凹进使得在n型区域50N和p型区域50P中的鳍66的上部从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹进)或其组合。STI区域68的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹进，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料。例如，可以使用例如稀氢氟酸(dHF)酸的氧化物去除。
以上关于图5至图7描述的过程仅是如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面上方形成电介质层，并且可以蚀刻穿过该电介质层的沟槽以暴露出下面的衬底50。可以在沟槽中外延生长外延结构，并且可以在该衬底上形成电介质层。凹进使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上述的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，尽管原位和注入掺杂可以一起使用，但是这可以消除之前和/或随后的注入。
另外，本文将第一半导体层51(以及所得的第一纳米结构52)和第二半导体层53(以及所得的第二纳米结构54)示出并讨论为包括p型区域50P和n型区域50N中的相同材料仅用于说明目的。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或者可以以不同的顺序形成在p型区域50P和n型区域50N中。
进一步在图7中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，对于n型区域50N和p型区域50P的不同的注入步骤可以使用光致抗蚀剂或其他掩模(未单独示出)来实现。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68上方形成光致抗蚀剂。图案化光致抗蚀剂以暴露p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦图案化光致抗蚀剂，就在p型区域50P中进行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光致抗蚀剂或其他掩模(未单独示出)。图案化光致抗蚀剂以暴露n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦图案化光致抗蚀剂，就可以在n型区域50N中进行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是以约1013原子/cm3至约1014原子/cm3的浓度注入到该区域中的硼、氟化硼、铟等。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在注入n型区域50N和p型区域50P之后，可以执行退火以修复注入物损坏并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，尽管原位和注入掺杂可以一起使用。
在图8中，在鳍66和/或纳米结构55上形成伪电介质层70。伪电介质层70可以是例如氧化硅、氮化硅、其组合等。并且可以根据可接受的技术沉积或热生长。在伪电介质层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。可以在伪电介质层70上方沉积伪栅极层72，然后例如通过CMP将其平坦化。掩模层74可以沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon-silicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层72。伪栅极层72可以由从隔离区域的蚀刻起具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，在n型区域50N和p型区域50P上形成单个伪栅极层72和单个掩模层74。应当注意，仅出于说明的目的，示出的伪电介质层70仅覆盖鳍66和纳米结构55。在一些实施例中，可以沉积伪电介质层70，使得伪电介质层70覆盖STI区域68，使得伪电介质层70在伪栅极层72和STI区域68之间延伸。
图9A至图21C示出了实施例器件的制造中的各种附加步骤。图9A至图21C示出了n型区域50N或p型区域50P中的部件。在图9A至图9C中，可以使用可接受的光刻和蚀刻技术来对掩模层74(参见图8)进行图案化以形成掩模78。然后可以将掩模78的图案转移至伪栅极层72和伪电介质层70以形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的各个沟道区域。掩模78的图案可以用于将伪栅极76中的每个与相邻伪栅极76物理地分开。伪栅极76还可以具有基本上垂直于各个鳍66的长度方向的长度方向。
在图10A至图10C中，在图9A至图9C所示的结构上方形成第一间隔件层80和第二间隔件层82。随后将第一间隔件层80和第二间隔件层82图案化以充当用于形成自对准源/漏区的间隔件。在图10A至图10C中，第一间隔件层80形成在STI区域68的顶表面；鳍66、纳米结构55和掩模78的顶表面和侧壁；伪栅极76和伪栅极电介质71的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以由氧化硅、氮化硅、氧氮化硅等，并使用诸如热氧化的技术或通过CVD、ALD等沉积的技术形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料(例如氧化硅、氮化硅、氮氧化硅等)，并且可以通过CVD、ALD等形成。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂的源/漏(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图7中讨论的注入，可以在n型区域50N上方形成掩模，例如光致抗蚀剂，同时暴露p型区域50P，可以将适当类型(例如，p型)杂质注入到暴露的鳍66和p型区域50P中的纳米结构55中。然后可以去除掩模。随后，可以在暴露n型区域50N的同时在p型区域50P上方形成诸如光致抗蚀剂的掩模，并且可以将适当类型(例如，n型)杂质注入暴露的鳍66和n型区域50N中的纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源/漏区可具有约1x1015原子/cm3至约1x1019原子/cm3的杂质浓度。退火可用于修复注入物损坏并激活注入的杂质。
在图11A至图11C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下文将更详细讨论的，第一间隔件81和第二间隔件83在后续的处理过程中，其作用是自对准随后形成的源极漏极区，以及保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)或合适的蚀刻工艺等来蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得当对第二间隔件层82进行图案化时，第一间隔件层80可以用作蚀刻停止层。第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中剩余第二间隔件层82的部分形成第二间隔件83，如图11B所示。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分的同时充当掩模，从而形成如图11B和图11C所示的第一间隔件81。
如图11B所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图11C所示，在一些实施例中，可以从邻近掩模78、伪栅极76和伪栅极电介质71的第一间隔件层81上方去除第二间隔件层82，第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质60的侧壁上。在其他实施例中，第二间隔件层82的部分可以保留在邻近掩模78、伪栅极76和伪栅极电介质71的第一间隔件层80上方。
应注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，可以形成和去除额外的间隔件。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图12A至图12C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹进86和第二凹进87。随后将在第一凹进86中形成外延源/漏区，并且将在第二凹进87中随后形成外延源/漏区。第一凹进86和第二凹进87可延伸穿过第一纳米结构52。如图12B所示，STI区域68的顶表面可以与第一凹进86的底表面齐平。在各种实施例中，可以蚀刻鳍66，使得底第一凹进86的表面设置在STI区域68等的上表面的下方。第二凹进87的底表面可以设置在第一凹进86的底表面和STI区域68的顶表面下方。第一凹进86和第二凹进87可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍66、纳米结构55而形成。在用于形成第一凹进86和第二凹进87的蚀刻过程中，第一间隔件81、第二间隔件83和掩模78遮盖鳍66、纳米结构55和衬底50的部分。可以使用一个或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。可以在第一凹进86和第二凹进87达到期望的深度之后使用定时蚀刻工艺来停止蚀刻。可以通过与蚀刻第一凹进86相同的工艺以及在蚀刻第一凹进86之前或之后的附加蚀刻工艺来蚀刻第二凹进87。在一些实施例中，可以在执行用于第二凹进87的附加蚀刻工艺的同时，掩盖与第一凹进86相对应的区域。
在图13A至图13C中，蚀刻由第一凹进86和第二凹进87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的各层的侧壁的部分，以形成侧壁凹进88。邻近侧壁凹进88的第一纳米结构52的侧壁在图13C中被示为是笔直的，但是侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺，诸如湿蚀刻等来蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等进行用于蚀刻第一纳米结构52的侧壁的干蚀刻工艺。
在图14A至图14D中，第一内部间隔件90形成在侧壁凹进88中。可以通过在图13A至图13C所示的结构上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源/漏区和栅极结构之间的隔离部件。如将在下面更详细地讨论的，将在第一凹进86和第二凹进87中形成源/漏区和外延材料，而第一纳米结构52将被相应的栅极结构代替。
可以通过诸如CVD、ALD等的保形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用诸如k值小于约3.5的任何低电介质常数(low-k)材料的任何合适的材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹进。
此外，尽管在图14C中第一内部间隔件90的外侧壁被示出为笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图14D示出了一个实施例，其中第一纳米结构52的侧壁是凹面的，第一内部间隔件90的外侧壁是凹面的，并且第一内部间隔件90是从第二纳米结构54的侧壁凹进的。可以通过诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可以用于通过随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)来防止对随后形成的源/漏区(例如，外延源/漏区92，以下关于图15A至图15E所讨论的)的损坏。
在图15A至图15E中，在第二凹进87中形成第一外延材料91，并且在第一凹进86和第二凹进87中形成外延源/漏区92。在一些实施例中，第一外延材料91可以是牺牲材料，其随后被去除以形成背侧通孔(例如，下面参照图32A至图32C讨论的背侧通孔130)。如图15B至图15E所示，第一外延材料91的顶表面可以与第一凹进86的底表面齐平。然而，在一些实施例中，第一外延材料91的顶表面可以设置在底表面之上或之下。第一外延材料91可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等在第二凹进87中生长。第一外延材料91可以包括任何可接受的材料，例如硅锗等。第一外延材料91可以由对外延源/漏区92、衬底50和电介质层(例如，STI区68和第二电介质层125，下面在下文中关于图24A至图24C讨论)的材料具有高蚀刻选择性的材料形成。这样，可以在不显著去除外延源/漏区92和电介质层的情况下去除第一外延材料91并用背侧通孔代替。
然后，在第一凹进86中并且在第二凹进87中的第一外延材料91上方形成外延源/漏区92。在一些实施例中，外延源/漏区92可以在第二纳米结构54上施加应力，从而提高性能。如图15C所示，在第一凹进86和第二凹进87中形成外延源/漏区92，使得每个伪栅极76设置在外延源/漏区92的各个相邻对之间。第一间隔件81用于将外延源/漏区92与伪栅极76分开，并且第一内部间隔件90用于将外延源/漏区92与纳米结构55分开适当的横向距离，使得外延源/漏区92不会与随后形成的纳米FET的栅极短路。
可以通过掩盖p型区域50P(例如，PMOS区域)来形成n型区域50N(例如，NMOS区域)中的外延源/漏区92。然后，在n型区域50N中的第一凹进86和第二凹进87中外延生长外延源/漏区92。外延源/漏区92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源/漏区92可以包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源/漏区92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
p型区域50P(例如，PMOS区域)中的外延源/漏区92可以通过掩盖n型区域50N(例如，NMOS区域)来形成。然后，在p型区域50P中的第一凹进86和第二凹进87中外延生长外延源/漏区92。外延源/漏区92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源/漏区92可以包括在第一纳米结构52上施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡或硅锗。外延源/漏区92还可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
外延源/漏区92、第一纳米结构52、第二纳米结构54和/或衬底50可以注入掺杂剂以形成源/漏区，类似于先前讨论的用于形成轻掺杂源/漏区然后进行退火的工艺。源/漏区的杂质浓度可以在约1×1019原子/cm3至约1×1021原子/cm3之间。用于源/漏区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源/漏区92。
由于用于在n型区域50N和p型区域50P中形成外延源/漏区92的外延工艺，外延源/漏区92的上表面具有横向扩展的小平面。如图15B所示，这些小面使纳米结构55的侧壁向外延伸超过纳米结构55的侧壁。在一些实施例中，这些小平面使同一纳米FET的相邻外延源/漏区92合并。在其他实施例中，如图15D所示，在外延工艺完成之后，相邻的外延源/漏区92保持分离。在图15B和图15D所示的实施例中，第一间隔件81可以形成在STI区域68的顶表面上，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其他实施例中，可以调节用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域68的表面。
外延源/漏区92可以包括一个或多个半导体材料层。例如，外延源/漏区92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。外延源/漏区92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成并且可以被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源/漏区92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
图15E示出了一个实施例，其中第一纳米结构52的侧壁是凹面的，第一内部间隔件90的外侧壁是凹面的，并且第一内部间隔件90是从第二纳米结构54的侧壁凹进的。参照图15E，外延源/漏区92可以形成为与第一内部间隔件90接触并且可以延伸超过第二纳米结构54的侧壁。
在图16A至图16C中，第一层间电介质(ILD)96沉积在图15A至图15C所示的结构上。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD96与外延源/漏区92、掩模78和第一间隔件81之间。CESL94可以包括电介质材料，例如蚀刻速率与上面的第一ILD 96的材料不同的氮化硅、氧化硅、氮氧化硅等。
在图17A至图17C中，可以执行诸如CMP的平坦化工艺，以使第一ILD 96的顶表面与伪栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除伪栅极76上的掩模78、以及沿着掩模78的侧壁的第一间隔件81的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内。因此，伪栅极76的顶表面通过第一ILD 96暴露。在一些实施例中，可以保留掩模78，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图18A至图18C中，在一个或多个蚀刻步骤中去除了伪栅极76和掩模78(如果存在的话)，从而形成了第三凹进98。第三凹进98中的伪栅极电介质60的部分也被去除。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质60。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，反应气体以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻伪栅极76。每个第三凹进98暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米FET中用作沟道区。用作沟道区的纳米结构55的部分设置在外延源/漏区92的相邻对之间。在去除期间，当蚀刻伪栅极76时，伪栅极电介质60可用作蚀刻停止层。然后可以在去除伪栅极76之后去除伪栅极电介质60。
在图19A至图19C中，去除第一纳米结构52以延伸第三凹进98。可以通过使用对材料的选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿蚀刻等)来去除第一纳米结构52。与第一纳米结构52相比，第一纳米结构52、第二纳米结构54、衬底50、STI区域68保持相对未蚀刻。在第一纳米结构52包括例如SiGe和第二纳米结构54A-54C包括例如Si或SiC的实施例中，氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等可用于去除第一纳米结构52。
在图20A至图20C中，形成栅极电介质层100和栅电极102以替换栅极。栅极电介质层100保形地沉积在第三凹进98中。栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上。栅极电介质层100也可以沉积在第一ILD96、CESL 94、第一间隔件81和STI区域68的顶表面上以及第一间隔件81和第一内部间隔件90的侧壁上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和在氧化硅层上方的金属氧化物层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括金属氧化物或硅酸盐、铝、锆、镧、锰、钡、钛、铅及其组合。栅极电介质层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅电极102分别沉积在栅极电介质层100上，并填充第三凹进98的其余部分。栅电极102可以包括诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或多层的含金属的材料。例如，尽管在图17A和图17C中示出了单层栅电极102，但是栅电极102可以包括任意数量的衬垫层，任意数量的功函数调整层和填充材料。构成栅电极102的层的任意组合可以沉积在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间的n型区域50N中，并且可以沉积在相邻的第一纳米结构52之间的p型区域50P中。
在n型区域50N和p型区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且形成栅电极102可以同时发生，使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极102栅极102可以通过不同的工艺形成，使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤来掩模和暴露适当的区域。
在填充第三凹进98之后，可以执行诸如CMP的平坦化工艺以去除栅极电介质层100的多余部分和栅电极102的材料的其余部分。栅电极102和栅极电介质层100的材料的其余部分因此形成所得纳米FET的替换栅结构。栅电极102和栅极电介质层100可以被统称为“栅结构”。
在图21A至图21C中，使栅极结构(包括栅极电介质层100和相应的上覆栅电极102)凹进，从而在栅极结构上方和第一间隔件81的相对部分之间直接形成凹进。在凹进中填充包括一层或多层电介质材料(例如氮化硅、氮氧化硅等)的掩模104，然后进行平坦化工艺以去除在第一ILD 96上方延伸的电介质材料的多余部分。形成的栅极接触件(例如下面将参考图20A到图20C讨论的栅极接触件114)穿过栅极掩模104接触凹进的栅电极102的顶表面。
如图21A至图21C进一步示出的，第二ILD 106沉积在第一ILD 96上方和栅极掩模104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等的电介质材料形成，并且可以通过诸如CVD、PECVD等的任何适当方法来沉积。
在图22A至图22C中，第二ILD 106、第一ILD 96、CESL 94和栅极掩模104被蚀刻以形成第四凹进108，第四凹进108暴露出外延源/漏区92和/或栅极结构的表面。可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)的蚀刻来形成第四凹进108。在一些实施例中，可以使用第一蚀刻工艺通过第二ILD 106和第一ILD 96蚀刻第四凹进108；第二凹进108可以通过第二ILD 106和第一ILD 96进行蚀刻。可以使用第二蚀刻工艺通过栅掩模104蚀刻栅极；然后可以使用第三蚀刻工艺通过CESL 94蚀刻。可以在第二ILD 106上形成掩模并将诸如光致抗蚀剂的掩模图案化，以掩蔽第二ILD 106的来自第一蚀刻工艺和第二蚀刻工艺的部分。在一些实施例中，蚀刻工艺可以过蚀刻，因此，第四凹进108延伸到外延源/漏区92和/或栅极结构中，并且第四凹进108的底部可以与外延源/漏区92和/或栅极结构齐平(例如，与衬底50处于相同水平或与衬底50具有相同的距离)，或低于外延源/漏区92和/或栅极结构(例如，更靠近衬底50)。尽管图22C示出了第四凹进108在相同的截面中暴露外延源/漏区92和栅极结构，但是在各种实施例中，外延源/漏区92和栅极结构可以在不同的截面上暴露，从而降低了随后形成的接触件短路的风险。
在形成第四凹进108之后，在外延源/漏区92上方形成第一硅化物区110。在一些实施例中，首先在外延源/漏区92的暴露部分上方沉积能够与下面的外延源/漏区92(例如硅、硅锗、锗)的半导体材料反应以形成硅化物区或锗化物区的金属(未单独示出)，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火材料的金属、稀土金属或其合金，然后执行热退火工艺以形成第一硅化物区110。然后去除沉积的金属的未反应部分，例如，通过蚀刻工艺。尽管第一硅化物区110被称为硅化物区，但是第一硅化物区110也可以是锗化物区或硅锗化物区(例如，包括硅化物和锗化物的区域)。在一个实施例中，第一硅化物区110包括TiSi并且具有在约2nm与约10nm之间的范围内的厚度。
在图23A至图23C中，源/漏接触件112和栅极接触件114(也称为接触塞)形成在第四凹进108中。源/漏接触件112和栅极接触件114可各自包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，源/漏接触件112和栅极接触件114每个包括阻挡层和导电材料，并且每个都电耦合到下面的导电部件(例如，栅电极102和/或第一硅化物区110)。栅极接触件114电耦合到栅电极102，并且源/漏接触件112电耦合到第一硅化物区110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 106的表面去除多余的材料。外延源/漏区92、第二纳米结构54和栅极结构(包括栅极电介质层100和栅电极102)可以统称为晶体管结构109。晶体管结构109可以在器件层中形成，器件层具有形成在其前侧上方的第一互连结构(诸如下面将参考图24A至图24C进行讨论的前侧互连结构120)以及形成在其背侧上方的第二互连结构(诸如下面参照图34A至图34C讨论的背侧互连结构136)。尽管将器件层描述为具有纳米FET，但是其他实施例可以包括具有不同类型的晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。
尽管图23A至图23C示出了延伸到每个外延源/漏区92的源/漏接触件112，但是可以从一些外延源/漏区92中省略源/漏接触件112。如下文更详细解释的，随后可以通过一个或多个外延源/漏区92的背侧附接导电部件(例如，背侧通孔或电源轨)。对于这些特定的外延源/漏区92，源/漏接触件112可以被省略或者可以是未电连接到任何上覆的导电线(例如，下面参照图24A至图24C讨论的第一导电部件122)的伪接触件。
图24A至图34C示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构均可以包括电连接至形成在衬底50上的纳米-FET的导电部件。图24A至图34C中描述的工艺步骤可以应用于n型区50N和p型区50P。如上所述，可以将背侧导电部件(例如，背侧通孔或电源轨)连接到一个或多个外延源/漏区92。这样，可以从外延源/漏区92选择性地省略源/漏接触件112。
在图24A至图24C中，前侧互连结构120形成在第二ILD 106上。前侧互连结构120可以被称为前侧互连结构，因为它形成在晶体管结构109的前侧上(例如，在其上形成有源器件的晶体管结构109的侧面)。
前侧互连结构120可以包括形成在一个或多个堆叠的第一电介质层124中的一层或多层的第一导电部件122。每个堆叠的第一电介质层124可以包括电介质材料，例如低-k电介质材料，极低k(ELK)电介质材料等。可以使用诸如CVD、ALD、PVD、PECVD等的适当工艺来沉积第一电介质层124。
第一导电部件122可以包括导电线和互连导电线的层的导电通孔。导电通孔可以延伸穿过第一电介质层124中的相应一个，以在导电线的层之间提供垂直连接。可以通过任何可接受的工艺(例如，镶嵌工艺、双镶嵌工艺等)来形成第一导电部件122。
在一些实施例中，可以使用镶嵌工艺来形成第一导电部件122，其中利用光刻和蚀刻技术的组合来对相应的第一电介质层124进行图案化以形成与第一导电部件122的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在一个实施例中，可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成第一导电部件122。化学机械平坦化(CMP)工艺等可以用于从相应的第一电介质层124的表面去除多余的导电材料，并且平坦化第一电介质层124和第一导电部件122的表面以用于后续处理。
图24A至图24C示出了前侧互连结构120中的五层第一导电部件122和第一电介质层124。然而，应当理解，前侧互连结构120可以包括任何数量的绝缘层。第一导电部件122设置在任意数量的第一电介质层124中。前侧互连结构120可以电连接至栅极接触件114和源/漏接触件112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储电路、图像传感器电路等。
在图25A至图25C中，载体衬底150(也可以称为载体)通过第一接合层152A和第二接合层152B(统称为接合层152)接合到前侧互连结构120的顶表面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底150可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。
在各种实施例中，可以使用诸如电介质对电介质接合之类的适当技术将载体衬底150接合到前侧互连结构120。电介质对电介质接合可以包括在前侧互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物)。第二接合层152B同样可以是在使用例如CVD、ALD、PVD、热氧化等进行接合之前在载体衬底150的表面上形成的氧化物层。其他合适的材料可以用于第一接合层152A和第二接合层152B。
电介质对电介质接合工艺可以进一步包括对第一接合层152A和第二接合层152B中的一个或多个进行表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以进一步包括可以施加到一个或多个粘结层152的清洁工艺(例如，用去离子水等冲洗)。然后使载体衬底150与前侧互连结构120对准，两者相互压紧以启动载体衬底150到前侧互连结构120的预接合。
进一步在图25A至图25C中，在将载体衬底150接合到前侧互连结构120之后，可以翻转器件，使得晶体管结构109的背侧朝上。晶体管结构109的背侧可以指与在其上形成有源器件的晶体管结构109的前侧相对的一侧。注意，作为非限制性示例，在图25A至图25C中示出了与图3的衬底50B相同的衬底50的详细结构。本领域技术人员将容易理解，也可以使用衬底50的其他实施例(例如50A、50C)。
在图26A至图26C中，通过以下方式选择性地去除衬底50的远离载体衬底150的部分，例如衬底11(例如，硅衬底)、扩散阻挡层13和覆盖层15。使用对衬底11、扩散阻挡层13和覆盖层15的材料具有选择性的蚀刻剂的蚀刻工艺。例如，机械晶圆减薄工艺和使用氢氟酸(HF)混合物的蚀刻工艺的组合可以执行硝酸(HNO3)、乙酸(CH3COOH)和TMAH作为蚀刻剂以选择性地去除衬底11、扩散阻挡层13和覆盖层15，并露出蚀刻停止层17。
在图27A至图27C中，使用对蚀刻停止层17的材料具有选择性的蚀刻剂，通过蚀刻工艺选择性地除去蚀刻停止层17。例如，对于包含硅锗的蚀刻停止层17(例如，SiGe：B)，可以执行使用氢氟酸(HF)、过氧化氢(H2O2)和乙酸(CH3COOH)的混合物进行蚀刻的工艺，以选择性地去除蚀刻停止层17，覆盖层19被暴露。
在图28A至图28C中，执行诸如CMP的平坦化工艺以去除覆盖层19和扩散阻挡层21。在平坦化工艺之后，暴露出半导体层23。图25A至图28C所示的处理步骤说明了器件层(包括半导体层23和在其上形成的诸如晶体管的电组件)和前侧互连结构120向载体衬底150的转移。
注意，在图25A至图28C的处理步骤中，以衬底50B为例。本领域普通技术人员在阅读本公开后将能够使处理步骤适用于其他类型的衬底(例如50A和50C)。例如，考虑衬底50具有图4的衬底50C的结构的示例。特别地，考虑其中蚀刻停止层17/29和覆盖层19/31是由硼掺杂的硅(Si：B)的示例中，并且未掺杂的半导体层25是未掺杂的外延硅。可以遵循以下处理步骤，以将器件层和前侧互连结构120转移到载体衬底150：可以通过研磨工艺去除衬底11的远离载体衬底150的第一部分。接下来，可以通过使用氢氟酸(HF)、硝酸(HNO3)和乙酸(CH3COOH)的混合物进行蚀刻来去除在研磨工艺之后暴露的衬底11的第二部分。接下来，执行使用TMAH的蚀刻工艺以选择性地去除衬底11的剩余部分和扩散阻挡层13。接下来，使用氢氟酸(HF)、过氧化氢(H2O2)和乙酸(CH 3COOH)的混合物进行蚀刻工艺以选择性地去除蚀刻停止层17和覆盖层19。接下来，执行使用TMAH的蚀刻工艺以选择性地去除扩散阻挡层21、未掺杂的半导体层25和扩散阻挡层27。接下来，执行使用氢氟酸(HF)、过氧化氢(H2O2)和乙酸(CH3COOH)的混合物的蚀刻工艺以选择性地去除蚀刻停止层29和覆盖层31。接下来可以执行CMP工艺步骤以去除扩散阻挡层33并暴露半导体层23。
在图29A到图29C中，可以将减薄工艺应用于衬底50的半导体层23。减薄工艺可以包括平坦化工艺(例如CMP)、回蚀工艺、其组合等。减薄工艺可以暴露与前侧互连结构120相对的第一外延材料91的表面。此外，在减薄工艺之后，衬底50的半导体层23的部分可以保留在栅极结构(例如，栅电极102和栅极电介质层100)和纳米结构55上方。如图29A至图29C所示，在减薄工艺之后，衬底50、第一外延材料91、STI区域68和鳍66的背侧可以彼此齐平。
在图30A至图30C中，去除鳍66和衬底50的其余部分，并用第二电介质层125代替。可以使用适当的蚀刻工艺(例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等)来蚀刻鳍66和衬底50。蚀刻工艺可以是对鳍66和衬底50的材料具有选择性的工艺(例如，以比STI区域68、栅极电介质层100、外延源/漏区92和第一外延材料91的材料更快的速率蚀刻鳍66和衬底50的材料)。在蚀刻鳍66和衬底50之后，可以暴露STI区域68、栅极电介质层100、外延源/漏区92和第一外延材料91的表面。
然后，将第二电介质层125沉积在晶体管结构109的背侧上的凹进中，通过去除鳍66和衬底50而形成凹进。第二电介质层125可以沉积在STI区域68、栅极电介质层100和外延源/漏区92上方。第二电介质层125可以与STI区域68、栅极电介质层100、外延源/漏区92和第一外延材料91的表面物理接触。第二电介质层125可以基本上类似于上面关于图21A至图21C描述的第二ILD 106。例如，第二电介质层125可以由相似的材料形成并且使用与第二ILD 106相同的工艺。如图30A至图30C所示，可以使用CMP工艺等来去除第二电介质层125的材料，使得第二电介质层125的顶表面与STI区域68和第一外延材料91的顶表面齐平。
在图31A至图31C中，去除第一外延材料91以形成第五凹进128，并且在第五凹进128中形成第二硅化物区129。可以通过适当的蚀刻工艺去除第一外延材料91，蚀刻工艺可以是各向同性蚀刻工艺，例如湿蚀刻工艺。蚀刻工艺可以对第一外延材料91的材料具有高蚀刻选择性。这样，可以去除第一外延材料91而不会显著去除第二电介质层125、STI区域68或外延源/漏区92的材料。第五凹进128可以暴露出STI区域68的侧壁、外延源漏区92的背侧表面和第二电介质层125的侧壁。
然后，可以在外延源/漏区92的背侧上的第五凹进128中形成第二硅化物区129。第二硅化物区129可以类似于上面关于图22A至图22C所描述的第一硅化物区110。例如，第二硅化物区129可以由类似的材料形成并且使用与第一硅化物区110类似的工艺。
在图32A至图32C中，在第五凹进128中形成背侧通孔130。背侧通孔130可以延伸穿过第二电介质层125和STI区域68，并且可以电耦合至外延源/漏区92。背侧通孔130可以类似于上面关于图23A至图23C所描述的源/漏接触件112。例如，背侧通孔130可以由与源/漏接触件112相似的材料并且使用相似的工艺形成。
在图33A至图33D中，在第二电介质层125、STI区域68和背侧通孔130上方形成导电线134和第三电介质层132。第三电介质层132可以类似于第二电介质层125。例如，第三电介质层132可以由与第二电介质层125相似的材料并且使用相似的工艺形成。
在第三电介质层132中形成导电线134。例如，形成导电线134可以包括使用光刻和蚀刻工艺的组合在第三电介质层132中图案化凹进。第三电介质层132中的凹进的图案可以对应于导电线134的图案。然后，通过在凹进中沉积导电材料来形成导电线134。在一些实施例中，导电线134包括金属层，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导电线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹进之前，可以沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等。可以使用例如CVD、ALD、PVD、电镀等形成导电线134。导电线134通过背侧通孔130和第二硅化物区129物理和电耦合到外延源/漏区92。可以执行平坦化工艺(例如，CMP、研磨、回蚀刻等)以去除形成在第三电介质层132上方的导电线134的多余部分的步骤。
在一些实施例中，导电线134是电源轨，其是将外延源/漏区92电连接到参考电压、电源电压等的导电线。通过将电源轨放置在所得的半导体管芯的背侧而不是半导体管芯的前侧，可以实现优点。例如，可以增加纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可容纳更宽的电源轨，从而减小了电阻并提高了向纳米FET的功率传输效率。例如，导电线134的宽度可以是前侧互连结构120的第一层级导电线(例如，第一导电部件122)的宽度的至少两倍。
图33D示出了一个实施例，其中与背侧通孔130电耦合的外延源/漏区92的高度大于没有与背侧通孔130电耦合的外延源/漏区92的高度。可以通过控制第一凹进86和第二凹进87的深度和/或控制第一外延材料91的厚度来选择外延源/漏区92的高度。形成不电耦合到背侧通孔130的外延源/漏区92的高度小于电耦合到背侧通孔130的外延源/漏区92的高度，导致不电耦合到背侧通孔130的外延源/漏区92与导电线134以大于第二电介质层125的厚度分离。这提供了不电耦合到背侧通孔130的外延源/漏区92与导电线134的更好隔的离，并且改善了器件性能。
在图34A至图34C中，背侧互连结构136的其余部分形成在第三电介质层132和导电线134上方。背侧互连结构136可以被称为背侧互连结构，因为其形成在晶体管结构109的背侧(例如，与晶体管结构109的其上形成有源器件的一侧相对的晶体管结构109的一侧)。背侧互连结构136可以包括第二电介质层125、第三电介质层132、背侧通孔130和导电线134。背侧互连结构136可以进一步包括导电线140A-140C(统称为导电线140)和形成在第四电介质层138A-138F(统称为第四电介质层138)中的导电通孔139A-139C(统称为导电通孔139)。导电通孔139可延伸穿过第四电介质层138中的相应的第四电介质层，以在导电线140的层之间提供垂直连接。背侧互连结构136的导电线140、导电通孔139和第四电介质层138可使用与前侧互连结构120中的相应结构相同或相似的工艺和材料来形成，因此不再重复细节。图34A至图34C所示的第四电介质层138的数量是非限制性示例，可以在背侧互连结构136中使用任何合适数量的第四电介质层138。
仍然参考图34A至图34C，在背侧互连结构136上形成钝化层144、凸块下金属结构(UBM)146和外部连接器148。钝化层144可以包含聚合物，例如PBO、聚酰亚胺、BCB等。可选地，钝化层144可以包括非有机电介质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层144可以通过例如CVD、PVD、ALD等沉积。
通过钝化层144到背侧互连结构136中的导电线140形成UBM 146，并且在UBM 146上形成外部连接器148。UBM146可以包括一层或多层铜、镍、金通过镀覆工艺等形成。外部连接器148(例如，焊料球)形成在UBM146上。外部连接器148的形成可以包括将焊料球放置在UBM 146的暴露部分上并且使焊料球回流。在一些实施例中，外部连接器148的形成包括执行镀覆步骤以在最顶部导电线140C上方形成焊料区域，然后使焊料区域回流。UBM 146和外部连接器148可以用于提供到其他电气组件的输入/输出连接，诸如其他器件管芯、重分布结构、印刷电路板(PCB)、母板等。UBM 146和外部连接器148也可以称为背侧输入/输出焊盘，其可以提供信号、电源电压和/或接地连接至上述纳米FET。
图35、图36A、图36B和图37示出了根据一个实施例的处于制造的各个阶段的半导体封装的截面图。图35、图36A、图36B和图37示出了使用具有蚀刻停止层和扩散阻挡层的衬底将半导体管芯216转移到晶圆218。晶圆218也可以称为工件。术语工件在本文中可以用作通用术语，以指代例如晶圆、载体衬底等。
参考图35，衬底202被接合到晶圆218。衬底202类似于图3的衬底50B。衬底202包括牺牲衬底203、蚀刻停止层207、在蚀刻停止层207的上表面和下表面处的扩散阻挡层205和209、以及半导体层211。牺牲衬底203、蚀刻停止层207、扩散阻挡层205和209以及半导体层211对应于图3的牺牲衬底11、蚀刻停止层207、扩散阻挡层13和21以及半导体层23。在示例实施例中，牺牲衬底203是硅衬底，蚀刻停止层207是由硼掺杂的硅层(例如，Si：B)或由硼掺杂的硅锗层(例如，SiGe：B)，扩散阻挡层205和209是包括硅和氧插入的部分单层的交替层的层堆叠，并且半导体层211是硅层。
如图35所示，在半导体层211中/上形成半导体管芯216。半导体管芯216具有在其前侧形成的管芯连接器215，并且在管芯连接器215周围具有钝化层213。晶圆218包括衬底221、导电焊盘219以及在衬底221的上表面上围绕导电焊盘219的钝化层217。晶圆218可以具有导电线和与导电焊盘219电耦合的通孔。在图35的示例中，衬底202通过混合接合被接合到晶圆218，但是也可以使用任何其他合适的接合技术，例如使用微凸块的接合。
在图36A中，使用例如蚀刻、研磨、其组合等从背侧减薄衬底202。背侧减薄工艺可以包括与以上参考图25A至图28C所讨论的那些步骤相同或相似的处理步骤，因此不再重复细节。在背侧减薄工艺之后，去除牺牲衬底203、蚀刻停止层207以及扩散阻挡层205和209，并且半导体管芯216保持接合至晶圆218。在一些实施例中，半导体管芯216的厚度T3小于约100nm。通过使用具有蚀刻停止层207和扩散阻挡层205/209的衬底202来实现半导体管芯216的这种小厚度(例如，＜100nm)。如上所述，小厚度的优点是减少了半导体管芯216的总厚度变化(TTV)(例如，较平坦的上表面)，当在半导体管芯216上堆叠其他半导体管芯层时，这有助于管芯堆叠，如下面参考图37所述。
在图36A的示例中，转移到晶圆218的半导体管芯216具有单层衬底，例如半导体层211，其是具有减小的TTV的薄层(例如，≤100nm)。在一些实施例中，例如图36B所示，衬底202可以用于转移具有堆叠的或多层衬底结构的半导体管芯216，例如衬底结构包括形成在衬底212上的半导体层211(例如，具有减小的TTV并且厚度小于100nm的薄层)，衬底212可以比半导体层211更厚。本领域技术人员将容易认识到与转移具有减小的TTV的薄半导体层211的管芯到晶圆218相关的优点，诸如形成3DIC封装的优点，适用于图36A和图36B所示的两个管芯结构。
在图37中，在晶圆218围绕半导体管芯216的上表面上方形成电介质材料223(例如，模制材料或间隙填充氧化物)。可以执行诸如CMP的平坦化工艺，以从半导体管芯216的上表面去除电介质材料223的多余部分，并在半导体管芯216和电介质材料223之间实现共面的上表面。因此，图35、图36A、图36B和图37示出了工艺步骤，以通过将半导体管芯接合到晶圆并执行背侧减薄工艺来形成3DIC封装，其中通过具有蚀刻停止层和扩散阻挡层的实施例衬底来促进背侧减薄工艺。如本领域技术人员容易理解的，可以重复图35至图37的处理步骤，以将半导体管芯的附加层附接到图37的结构。
图38、图39A、图39B、图40和图41示出了根据一个实施例的半导体封装在制造的各个阶段的截面图。图38、图39A、图39B、图40和图41示出了通过晶圆到晶圆的接合和背侧减薄来形成3DIC封装的处理步骤，其中通过具有蚀刻停止层和扩散阻挡层的各种实施例衬底来促进背侧减薄处理。
在图38中，将晶圆230A接合到晶圆218。晶圆218与图35的晶圆218相同或相似。晶圆230A包括牺牲衬底231、蚀刻停止层235、扩散阻挡层233/237和半导体层239。牺牲衬底231、蚀刻停止层235、扩散阻挡层233/237和半导体层239分别对应于图3的牺牲衬底11、蚀刻停止层17、扩散阻挡层13和21以及半导体层23。在半导体层239中/上形成多个半导体管芯，在晶圆230A的前侧上形成管芯连接器243和钝化层241。在一些实施例中，晶圆230A通过混合接合工艺接合到晶圆218。其他合适的结合方法，例如通过微凸块的接合，也可以用于将晶圆230A接合到晶圆218。
在图39A中，执行背侧减薄工艺以去除牺牲衬底231、蚀刻停止层235和扩散阻挡层233/237。包括多个半导体管芯的晶圆230A的半导体层239保持接合到晶圆218。背侧减薄工艺可以包括与以上参考图25A至图28C所讨论的那些工艺步骤相同或相似的工艺步骤，因此不再重复细节。在一些实施例中，在背侧减薄工艺之后，半导体层239的厚度小于约100nm。
在图39A的示例中，转移到晶圆218的晶圆230A的部分(例如，半导体层239)具有单层结构。在其他实施例中，例如图39B所示，被转移的晶圆230A具有形成在另一半导体层238上的堆叠的或多层的结构，例如包括具有减小的TTV的薄半导体层239(例如，厚度小于100nm)的结构，半导体层238可以比半导体层239更厚。本领域技术人员将容易认识到，与具有减小的TTV的薄半导体层239的晶圆230A的转移相关的优点，例如用于形成3DIC封装的情况，适用于图39A和图39B所示的两个转移的晶圆结构。
在图40中，重复图38和图39A的处理步骤，以将另外的晶圆(例如230B、230C、230D、230E和230F)附接到图39A的结构上。注意，每个附加晶圆可以具有与图38中的晶圆230A相同或相似的结构，并且在被附接(例如，接合)到下面的晶圆之后，每个附加晶圆经历背侧减薄工艺，使得仅包括半导体管芯的半导体层保持附接到下面的晶圆。尽管未示出，但是每个晶圆(例如，230A至230F)可以具有用于电连接至上方和/或下方晶圆的衬底通孔(TSV)。作为非限制性示例，图40中的转移的晶圆(例如230A-230F)被示出为具有与图39A中的晶圆230A相同的结构。本领域的技术人员将容易理解，图40中的转移晶圆可以具有与图39B中的晶圆230A相同的结构。
在附接了所需数量的晶圆之后，例如沿着切割区域229执行切单工艺，以将图40的结构分成多个单独的3DIC封装。图41说明了切单工艺后的单个3DIC封装。图41的3DIC封装包括对应于晶圆218的部分的半导体管芯228，并且包括多个半导体管芯240A、240B、240C、240D、240E和240F，其中多个半导体管芯中的每个240A、240B、240C、240D、240E和240F对应于相应晶圆的部分(例如230A、230B、230C、230D、230E或230F)。所公开的具有蚀刻停止层和扩散阻挡层的实施例的衬底通过允许通过背侧减薄工艺转移薄的半导体层而促进了多个晶圆的堆叠。
实施例可以取得优势。例如，通过同时具有蚀刻停止层和扩散阻挡层，所公开的实施例的衬底实现了优异的蚀刻选择性，同时减少了掺杂剂在蚀刻停止层中的向外扩散。结果，可以在所公开的衬底中形成适合于形成高性能器件的薄的(例如，＜100nm)、高质量的半导体层(例如，外延半导体材料)。在半导体层中形成电子器件(例如，晶体管)之后，可以通过背侧减薄工艺将半导体层容易地转移到工件(例如，载体、晶圆、衬底)。所公开的结构和方法非常适合于需要转移半导体器件层的应用，例如超电源轨(SPR)应用。在SPR应用中，绝缘体上硅(SOI)衬底可用于转移器件层。然而，SOI衬底是昂贵的。本公开提供了昂贵的SOI衬底的低成本替代方案。其他优点包括减少了转移的薄层的TTV，这有助于堆叠多个器件层以形成3DIC器件或封装，从而提高集成密度。
图42示出了根据一些实施例的制造半导体结构的方法1000的流程图。应该理解，图42所示的实施例方法仅仅是许多可能的实施例方法的例子。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置或重复如图42所示的各个步骤。
参考图42，在框1010处，在衬底上方形成蚀刻停止层。在框1020处，在蚀刻停止层上方形成第一扩散阻挡层。在框1030处，在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管。在框1040处，在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管。在框1050处，将第一互连结构附接到载体。在框1060处，在附接之后去除衬底、蚀刻停止层和第一扩散阻挡层。在框1070处，在去除之后，第二互连结构形成在半导体器件层的背侧处。
根据一个实施例，一种形成半导体器件的方法，方法包括：在衬底上形成蚀刻停止层；在蚀刻停止层上方形成第一扩散阻挡层；在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管；在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管；将第一互连结构附接到载体；在附接之后，去除衬底、蚀刻停止层和第一扩散阻挡层；以及在去除之后，在半导体器件层的背侧处形成第二互连结构。在一个实施例中，形成蚀刻停止层包括形成由第一掺杂剂掺杂的第一半导体材料。在一个实施例中，第一半导体材料是硅或硅锗，并且第一掺杂剂是硼、磷、砷、铟或锑。在一个实施例中，第一半导体材料中的第一掺杂剂的浓度在约2E19原子/cm3和约5E21原子/cm3之间。在一个实施例中，形成第一扩散阻挡层包括：在蚀刻停止层上方形成第一数量的外延硅层；和形成第二数量的氧插入的部分单层，其中，第二数量的氧插入的部分单层与第一数量的外延硅层交错。在一个实施例中，第二数量比第一数量小一个。在一个实施例中，第二数量的氧插入的部分单层中的每一个是硅层，硅层具有接合到硅层中的氧。在一个实施例中，在第二数量的氧插入的部分单层中的每一个的氧浓度比背景氧浓度水平高数个数量级。在一个实施例中，形成半导体器件层包括：在第一扩散阻挡层上方形成外延半导体材料；和在外延半导体材料中形成晶体管。在一个实施例中，形成第二互连结构包括：在半导体器件层的背侧处形成电介质层；和在电介质层中形成电源线。在一个实施例中，方法还包括在形成蚀刻停止层之前在衬底上方形成第二扩散阻挡层，其中，第二扩散阻挡层形成在衬底与蚀刻停止层之间。在一个实施例中，方法还包括：在第二扩散阻挡层和蚀刻停止层之间形成第一硅覆盖层；和在蚀刻停止层和第一扩散阻挡层之间形成第二硅覆盖层。
根据一个实施例，一种形成半导体器件的方法，方法包括：在衬底上方形成蚀刻停止层，蚀刻停止层包括由第一掺杂剂掺杂的第一半导体材料；在蚀刻停止层上方形成第一扩散阻挡层，第一扩散阻挡层包括与不连续的氧层交错的硅层；在第一扩散阻挡层上方外延形成第二半导体材料；在第二半导体材料中形成晶体管；在第二半导体材料上方形成第一互连结构；将第一互连结构附接到载体；以及在附接之后，去除衬底、蚀刻停止层和第一扩散阻挡层。在一个实施例中，方法还包括在形成蚀刻停止层之前，在衬底上方形成第二扩散阻挡层，使得第二扩散阻挡层位于衬底与蚀刻停止层之间，其中，第二扩散阻挡层包括与不连续的氧层交错的硅层。在一个实施例中，方法还包括在蚀刻停止层和第一扩散阻挡层之间形成硅覆盖层。在一个实施例中，第一互连结构电耦合到晶体管的源/漏区的第一表面，其中，方法还包括：在去除之后，在晶体管的背侧处形成第二互连结构，其中，第二互连结构电耦合到与第一表面相对的源/漏区的第二表面。在一个实施例中，方法还包括在蚀刻停止层和第一扩散阻挡层之间形成硅覆盖层。
根据一个实施例，一种形成半导体器件的方法，方法包括：在衬底上形成掺杂的半导体层；在掺杂的半导体层上方形成扩散阻挡层，扩散阻挡层包括交替的外延硅层和氧的部分单层；在扩散阻挡层上方形成包括晶体管的器件层；以及将器件层转移到工件上，其中，转移包括：将器件层接合到工件；和在接合之后，去除衬底、掺杂的半导体层和扩散阻挡层。在一个实施例中，方法还包括在转移之前在器件层上方形成第一互连结构，其中，器件层通过第一互连结构接合到工件。在一个实施例中，去除衬底、掺杂的半导体层和扩散阻挡层包括：使用第一蚀刻工艺选择性地去除衬底和掺杂的半导体层；和在第一蚀刻工艺之后，使用不同于第一蚀刻工艺的第二蚀刻工艺选择性地去除扩散阻挡层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在衬底上形成蚀刻停止层；
在所述蚀刻停止层上方形成第一扩散阻挡层；
在所述第一扩散阻挡层上方形成半导体器件层，所述半导体器件层包括晶体管；
在所述半导体器件层的前侧的所述半导体器件层上方形成第一互连结构，所述第一互连结构电耦合至所述晶体管；
将所述第一互连结构附接到载体；
在所述附接之后，去除所述衬底、所述蚀刻停止层和所述第一扩散阻挡层；以及
在所述去除之后，在所述半导体器件层的背侧处形成第二互连结构。
2.根据权利要求1所述的方法，其中，形成所述蚀刻停止层包括形成由第一掺杂剂掺杂的第一半导体材料。
3.根据权利要求2所述的方法，其中，所述第一半导体材料是硅或硅锗，并且所述第一掺杂剂是硼、磷、砷、铟或锑。
4.根据权利要求2所述的方法，其中，所述第一半导体材料中的所述第一掺杂剂的浓度在约2E19原子/cm3和约5E21原子/cm3之间。
5.根据权利要求2所述的方法，其中，形成所述第一扩散阻挡层包括：
在所述蚀刻停止层上方形成第一数量的外延硅层；和
形成第二数量的氧插入的部分单层，其中，所述第二数量的氧插入的部分单层与所述第一数量的外延硅层交错。
6.根据权利要求5所述的方法，其中，所述第二数量比所述第一数量小一个。
7.根据权利要求5所述的方法，其中，所述第二数量的氧插入的部分单层中的每一个是硅层，所述硅层具有合并到所述硅层中的氧。
8.根据权利要求7所述的方法，其中，在所述第二数量的氧插入的部分单层中的每一个的氧浓度比背景氧浓度水平高数个数量级。
9.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成蚀刻停止层，所述蚀刻停止层包括由第一掺杂剂掺杂的第一半导体材料；
在所述蚀刻停止层上方形成第一扩散阻挡层，所述第一扩散阻挡层包括与不连续的氧层交错的硅层；
在所述第一扩散阻挡层上方外延形成第二半导体材料；
在所述第二半导体材料中形成晶体管；
在所述第二半导体材料上方形成第一互连结构；
将所述第一互连结构附接到载体；以及
在所述附接之后，去除所述衬底、所述蚀刻停止层和所述第一扩散阻挡层。
10.一种形成半导体器件的方法，所述方法包括：
在衬底上形成掺杂的半导体层；
在所述掺杂的半导体层上方形成扩散阻挡层，所述扩散阻挡层包括交替的外延硅层和氧的部分单层；
在所述扩散阻挡层上方形成包括晶体管的器件层；以及
将所述器件层转移到工件上，其中，所述转移包括：
将所述器件层接合到所述工件；和
在所述接合之后，去除所述衬底、所述掺杂的半导体层和所述扩散阻挡层。
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