CN117393503A - 半导体器件及其形成方法 - Google Patents

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Abstract

本申请提供半导体器件及其形成方法，一种方法，包括：在半导体衬底中注入杂质以在半导体衬底内形成蚀刻停止区域；在半导体衬底的前侧形成晶体管结构；在晶体管结构之上形成前侧互连结构；在半导体衬底的后侧执行减薄工艺以减小半导体衬底的厚度，其中减薄工艺被蚀刻停止区域减慢；以及在半导体衬底的后侧形成后侧互连结构。

Description

半导体器件及其形成方法
技术领域
本公开总体涉及半导体技术领域，更具体地涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其它电子设备。通常通过以下操作来制造半导体器件：在半导体衬底之上顺序地沉积绝缘或电介质层、导电层和半导体层的材料，并且使用光刻来图案化各种材料层以在其上形成电路部件和元件。
半导体工业通过持续减小最小特征尺寸来持续提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的部件集成到给定区域中。然而，随着最小特征尺寸的减小，会出现需要解决的其它问题。
发明内容
根据本申请的一方面，提供一种方法，包括：在半导体衬底中注入杂质以在半导体衬底内形成蚀刻停止区域；在半导体衬底的前侧形成晶体管结构；在晶体管结构之上形成前侧互连结构；在半导体衬底的后侧执行减薄工艺以减小半导体衬底的厚度，其中减薄工艺被蚀刻停止区域减慢；以及在半导体衬底的后侧形成后侧互连结构。
根据本申请的另一方面，提供一种方法，包括：执行注入工艺以形成衬底的注入区域；在衬底的注入区域之上形成第一晶体管；在第一晶体管的第一侧形成第一互连结构，其中第一互连结构电耦合到第一晶体管；减薄衬底，其中注入区域在衬底被减薄之后被暴露；以及在第一晶体管的第二侧形成第二互连结构，其中第二互连结构电耦合到第一晶体管。
根据本申请的又一方面，提供一种器件，包括：半导体鳍，包括在半导体鳍的第一侧处的注入区域，其中注入区域具有第一注入杂质浓度；围绕半导体鳍的隔离区域，其中隔离区域和半导体鳍的注入区域的表面是齐平的；在半导体鳍的第二侧的源极/漏极区域；贯穿半导体鳍以电接触源极/漏极区域的通孔，其中通孔贯穿注入区域；在半导体鳍的第一侧上的第一互连结构，其中第一互连结构电连接到通孔；以及在半导体鳍的第二侧上的第二互连结构。
附图说明
当结合附图阅读下面的具体描述时，得以从下面的具体描述中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(nano-FET)的示例。
图2、图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图16E、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B和图30C是根据一些实施例的nano-FET的制造中的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了部件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“下部”、“之上”、“上部”等)，以描述图中示出的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其它方式定向(旋转90度或处于其它朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
各种实施例提供半导体器件及其形成方法。半导体器件可以包括在器件层(例如包括晶体管结构的器件层)的相反侧上的前侧互连结构(也称为后段制程(BEOL)互连结构)和后侧互连结构(也称为埋置电网(BPN))。提供后侧互连结构可以减少前侧互连结构所需的层数，并且后侧互连结构可以具有比前侧互连结构更宽的线，这两者都提供了改善的速度性能和能量效率。在各种实施例中，可以在衬底中形成蚀刻停止区域，蚀刻停止区域在形成后侧互连结构之前执行的减薄工艺(例如，化学机械抛光(CMP)工艺等)期间停止或减慢后侧衬底材料的去除。可以通过在衬底中注入杂质区域来形成蚀刻停止区域，并且可以随后进行退火以减少注入缺陷。以这种方式停止或减慢减薄工艺可以减小凹陷或图案负载效应，并且可以改善减薄表面的平面性。以这种方式，如本文所述形成蚀刻停止区域可以改善衬底减薄期间的平面性，这可以改善后续执行的光刻步骤的质量，改善器件均匀性并且改善器件产率。
下面在特定上下文(即，包括纳米结构场效应晶体管(nano-FET)的管芯)中描述实施例。然而，各种实施例可以应用于包括其它类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯，以代替nano-FET或与nano-FET组合。
图1以三维视图示出了根据一些实施例的nano-FET(例如，纳米线FET、纳米片FET(Nano-FET)等)的示例。nano-FET包括衬底50(例如，半导体衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)。纳米结构55用作nano-FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或其组合。隔离区域68设置在相邻的鳍66之间，鳍66可以从相邻的隔离区域68之间突出得高于相邻的隔离区域68。尽管隔离区域68被描述和示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。另外，尽管鳍66的底部部分被示出为与衬底50是单一的连续材料，但是鳍66和/或衬底50的底部部分可以包括单一材料或多种材料。在该上下文中，鳍66是指在相邻的隔离区域68之间延伸的部分。
栅极电介质层100位于鳍66的顶表面和侧壁之上，并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极102在栅极电介质层100之上。外延源极/漏极区域92设置在栅极电介质层100和栅极电极102的相反侧上的鳍66上。源极/漏极区域可以指源极或漏极，单独地或共同地取决于上下文。
图1进一步示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极电极102的纵轴并且在例如垂直于nano-FET的外延源极/漏极区域92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’并且延伸穿过多个nano-FET的外延源极/漏极区域92。截面C-C’垂直于截面A-A’，并且平行于nano-FET的鳍66的纵轴，并且在例如nano-FET的外延源极/漏极区域92之间的电流流动方向上。为了清楚起见，随后的附图涉及这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的nano-FET的上下文中讨论的。在一些实施例中，可以使用先栅极工艺。而且，一些实施例考虑了可用于平面器件(例如平面FET)或鳍式场效应晶体管(FinFET)的方面。
图2到图30C是根据一些实施例的nano-FET的制造中的中间阶段的截面图。图2至图9、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A是沿着图1中所示的参考截面A-A’示出的。图10B、图11B、图12B、图13B、图14B、图15B、图16B、图16D、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B和图30B是沿着图1中所示的参考截面B-B’示出的。图10C、图11C、图12C、图13C、图14C、图15C、图15D、图16C、图16E、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C和图30C是沿着图1中所示的参考截面C-C’示出的。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或玻璃衬底。也可以使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。在一些情况下，焊盘氧化物(未示出)可以存在于衬底50的顶表面上。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型nano-FET。p型区域50P可以用于形成p型器件，例如PMOS晶体管，例如p型nano-FET。n型区域50N可以与p型区域50P物理分离(如分隔物20所示)，并且任何数目的器件特征(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N与p型区域50P之间。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任意数目的n型区域50N和p型区域50P。
在图3和图4中，根据一些实施例，在衬底50的n型区域50N和p型区域50P中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，以及可以在p型区域50P中形成N阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成P阱或N阱。在具有不同阱类型的实施例中，可以使用光致抗蚀剂和/或其它掩模来实现用于n型区域50N和p型区域50P的不同注入步骤。在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。
作为示例，图3示出了根据一些实施例的p型区域50P的注入。光致抗蚀剂30可以形成于衬底50之上并且被图案化以暴露衬底50的p型区域50P。光致抗蚀剂30可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来被图案化。一旦光致抗蚀剂30被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂30可以充当掩模以大体上防止n型杂质注入到n型区域50N中。n型杂质可以是磷、砷、锑等或其组合，其在该区域中注入的浓度等于或小于约1018cm-3，例如在约1016cm-3至约1018cm-3的范围内。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂30。
图4示出了根据一些实施例的n型区域50N的注入。在p型区域50P的注入之后，光致抗蚀剂32形成在衬底50之上，并被图案化以暴露衬底50的n型区域50N。光致抗蚀剂32可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂32被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂32可以充当掩模以大体上防止p型杂质注入到p型区域50P中。p型杂质可以是硼、氟化硼、铟等，其在该区域中注入的浓度等于或小于约1018cm-3，例如在约1016cm-3至约1018cm-3的范围内。在注入之后，可以例如通过可接受的灰化工艺去除光致抗蚀剂32。
在图5中，根据一些实施例，执行注入工艺以在衬底50中形成蚀刻停止区域40。可以形成蚀刻停止区域40以改善随后在衬底50上执行的减薄工艺的平面性，下面针对图27A-图27C更详细地描述。注入工艺可以将诸如硼、铝、镓、铟、钛等或其组合的杂质注入到衬底50中。其它杂质是可能的。在一些实施例中，蚀刻停止区域40可以具有在约1018cm-3至约1020cm-3的范围内的杂质浓度，但其它浓度是可能的。例如，在一些实施例中，可以通过将硼注入到衬底50中达到大于约5×1018cm-3的浓度来形成蚀刻停止区域40，但其它杂质和/或杂质浓度是可能的。
在一些实施例中，注入能量可以在约20keV至约40keV的范围内，但其它能量是可能的。在一些实施例中，剂量可以在约5×1014cm-2至约2×1015cm-2的范围内，但其它剂量是可能的。在一些实施例中，注入工艺可以以一定角度注入杂质，以减少深贯穿到衬底50中。例如，在一些实施例中，注入工艺可以包括约7°的倾斜角和约22°的扭转角，但其它角度是可能的。在一些实施例中，注入工艺可以包括在约50℃至约500℃的范围内的工艺温度，但其它温度是可能的。在一些情况下，较高的工艺温度可以减少注入损伤，减少在随后形成的特征中产生缺陷，和/或进一步改善在减薄衬底50之后的平面性。
在一些实施例中，可以通过使用多个注入工艺注入杂质来形成蚀刻停止区域40。多个注入工艺可以包括不同的剂量、能量、温度等。例如，在一些实施例中，可以通过执行具有在约15keV至约25keV的范围内的能量的第一注入工艺，然后执行具有在约35keV至约40keV的范围内的能量的第二注入工艺来形成蚀刻停止区域40。这是一示例，并且其它注入参数或不同注入参数的组合是可能的。在一些情况下，使用多个注入工艺可以形成蚀刻停止区域40，该蚀刻停止区域40更平滑地降低衬底50减薄工艺的去除速率，下面更详细地描述。
在一些实施例中，可以在(一个或多个)注入工艺之后执行退火工艺。在一些情况下，退火工艺可以修复注入损伤。退火工艺可以包括在约700℃至约1200℃的范围内的退火温度或在约1秒至约2秒的范围内的退火时间，但其它退火参数是可能的。在一些实施例中，用于蚀刻停止区域40的退火工艺与用于P阱和/或N阱的退火(例如先前描述的那些)组合。
在一些实施例中，蚀刻停止区域40可以具有在约100nm至约300nm的范围内的高度D1(例如，垂直跨度)，但其它高度是可能的。在一些情况下，蚀刻停止区域40的高度D1可以被定义为衬底50的其中注入杂质浓度大于约5×1018cm-3的区域的高度。高度D1的其它定义(例如，其它浓度)是可能的。在一些实施例中，蚀刻停止区域40距衬底50的顶表面的距离D2可以在约40nm至约60nm的范围内。在一些实施例中，蚀刻停止区域40距多层堆叠64(参见图6)的距离D2可以在约40nm至约60nm的范围内。其它距离D2是可能的。
在其它实施例中，蚀刻停止区域40可以包括氧化物类材料和/或氮化物类材料。在这样的实施例中，可以通过将氧离子和/或氮化物离子注入到衬底50中来形成蚀刻停止区域40。以这种方式，蚀刻停止区域40可以包括氧化硅、氮化硅、氧氮化硅等。其它材料是可能的。
在图6中，根据一些实施例，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。出于说明的目的并且如下面更详细地讨论的，将去除第二半导体层53并且将图案化第一半导体层51以在n型区域50N和p型区域50P中形成nano-FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域可以具有相同的材料组成(例如，硅或另一半导体材料)并且可以同时形成。
在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N中形成nano-FET的沟道区域，并且可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50P中形成nano-FET的沟道区域。在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成nano-FET的沟道区域，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成nano-FET的沟道区域。在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N和p型区域50P两者中形成nano-FET的沟道区域。
出于说明的目的，多层堆叠64被示出为包括三层第一半导体层51和三层第二半导体层53。在一些实施例中，多层堆叠64可以包括任意数目的第一半导体层51和第二半导体层53。多层堆叠64的各层可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺外延生长。在一些实施例中，第一半导体层51可以由适合于p型nano-FET的第一半导体材料形成，例如硅锗等。第二半导体层53可以由适合于n型nano-FET的第二半导体材料形成，例如硅、碳化硅等。出于说明的目的，多层堆叠64被示出为具有由第一半导体材料形成的最底部第一半导体层51。在一些实施例中，多层堆叠64可以形成为具有由第二半导体材料形成的最底部第二半导体层53。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第一半导体材料的第一半导体层51而不显著去除第二半导体材料的第二半导体层53。这允许第二半导体层53被图案化以形成nano-FET的沟道区域。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区域的实施例中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体材料的第一半导体层51。这允许第一半导体层51被图案化以形成nano-FET的沟道区域。
在图7中，鳍66形成在衬底50中，并且纳米结构55形成在多层堆叠64中。在一些实施例中，纳米结构55和鳍66可以分别通过在多层堆叠64和衬底50中蚀刻沟槽来在多层堆叠64和衬底50中形成。鳍66可以从衬底50的顶表面突出。在一些实施例中，蚀刻可以暴露蚀刻停止区域40的表面。在这样的实施例中，蚀刻停止区域40的暴露表面可以形成衬底50的顶表面和/或鳍66的侧壁表面。以这种方式，鳍66可以包括蚀刻停止区域40的部分。在其它实施例中，鳍66不包括蚀刻停止区域40的部分。在这样的实施例中，蚀刻停止区域40的暴露表面可以形成衬底50的顶表面，或蚀刻停止区域40可以保持由衬底50覆盖。
蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可以进一步限定来自第一半导体层51的第一纳米结构52A-5C(统称为第一纳米结构52)并且限定来自第二半导体层53的第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
鳍66和纳米结构55可以通过任何合适的方法被图案化。例如，鳍66和纳米结构55可以使用一个或多个光刻工艺来被图案化，这些光刻工艺包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许产生例如间距小于以其它方式使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层形成于衬底之上并且使用光刻工艺被图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔物。然后去除牺牲层，并且然后可以使用剩余的间隔物来图案化鳍66和纳米结构55。
出于说明的目的，图7将n型区域50N和p型区域50P中的鳍66和纳米结构55示出为具有基本上相等的宽度。在一些实施例中，n型区域50N中的鳍66和纳米结构55的宽度可以大于或小于p型区域50P中的鳍66和纳米结构55的宽度。此外，尽管鳍66和纳米结构55中的每一个被示出为在整个宽度上具有一致的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有不同的侧壁，例如锥形侧壁。这样，每个鳍66和/或纳米结构55的宽度可以在朝向衬底50的方向上不断地增大。在这样的实施例中，垂直堆叠中的每个纳米结构55可以具有不同的宽度并且可以是梯形形状。
在图8中，邻近鳍66形成浅沟槽隔离(STI)区域68。STI区域68可以通过在衬底50、鳍66和纳米结构55之上以及在邻近的鳍66和纳米结构55之间沉积绝缘材料来形成。绝缘材料可以是氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一些实施例中，绝缘材料形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫之上形成填充材料，例如上面讨论的那些。
然后对绝缘材料施加去除工艺以去除纳米结构55之上的过量绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露纳米结构55，使得纳米结构55的顶表面和绝缘材料在平坦化工艺完成之后是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷，使得n型区域50N和p型区域50P中的纳米结构55和鳍66从相邻的STI区域68之间突出。STI区域68的顶表面可以具有如图所示的平坦表面、凸起表面、凹入表面(例如凹陷)或其组合。STI区域68的顶表面可以通过适当的蚀刻形成为平坦的、凸起的和/或凹入的。可以使用可接受的蚀刻工艺(例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比纳米结构55的材料更快的速率蚀刻绝缘材料的材料))来使STI区域68凹陷。如图8所示，STI区域68的顶表面可以低于鳍66的顶表面。然而，在一些实施例中，STI区域68的顶表面可以设置成与鳍66的顶表面齐平或在鳍66的顶表面之上。在一些实施例中，使用稀氢氟酸(dHF)酸去除氧化物可以用于回蚀绝缘材料。
以上参考图6至图8描述的工艺仅仅是如何可以形成鳍66和纳米结构55的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且沟槽可以被蚀刻穿过该电介质层以暴露下方的衬底50。外延结构可以在沟槽中外延生长，并且电介质层可以被凹陷，使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上述半导体材料(例如第一半导体材料和第二半导体材料)的交替层。在外延结构是外延生长的一些实施例中，外延生长材料可以在生长期间原位掺杂，这可以避免先前和/或后续的注入。在一些实施例中，原位掺杂和注入掺杂可以一起使用。
另外，本文将第一半导体层51(以及所得到的第一纳米结构52)和第二半导体层53(以及所得到的第二纳米结构54)示出并讨论为在p型区域50P和n型区域50N中包括相同的材料，这仅出于说明的目的。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者可以是不同的材料或在p型区域50P和n型区域50N中以不同的顺序形成。
此外，在图8中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其它掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以防止n型杂质注入到n型区域50N中。n型杂质可以是磷、砷、锑等，其以在约1013原子/cm3至约1014原子/cm3的范围内的浓度注入该区域中。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其它掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以防止p型杂质注入到p型区域50P中。p型杂质可以是硼、氟化硼、铟等，其以在约1013原子/cm3至约1014原子/cm3的范围内的浓度注入该区域中。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。退火可以与任何前述的退火工艺结合或分开。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入。在一些实施例中，原位掺杂和注入掺杂可以一起使用。
在图9中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等。可以根据可接受的技术沉积或热生长虚设电介质层70。
在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以沉积在虚设电介质层70之上，然后例如通过CMP被平坦化。虚设栅极层72可以是导电或非导电材料，并且可以从包括以下项的组中选择：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积虚设栅极层72。虚设栅极层72可以由对STI区域68的蚀刻具有高蚀刻选择性的其它材料制成。
掩模层74可以沉积在虚设栅极层72之上。掩模层74可以包括例如氮化硅、氮氧化硅等。在所示出的实施例中，跨越n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。应注意，仅出于说明的目的，示出虚设电介质层70仅覆盖鳍66和纳米结构55。在一些实施例中，可以沉积虚设电介质层70，使得虚设电介质层70覆盖STI区域68。这样，虚设电介质层70可以在虚设栅极层72与STI区域68之间延伸。
图10A至图30C示出了实施例器件的制造中的各种附加步骤。图10A至图30C示出了n型区域50N或p型区域50P中的特征。在图10A至图10C中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图9)以形成掩模78。掩模78的图案可以被转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖纳米结构55的各个沟道区域。掩模78的图案可以用于将虚设栅极76中的每一者与相邻虚设栅极76物理地分离。虚设栅极76可以具有与各个鳍66和纳米结构55的长度方向垂直的长度方向。
在图11A至图11C中，第一间隔物层80和第二间隔物层82分别形成在图10A至图10C所示的结构之上。第一间隔物层80和第二间隔物层82随后将被图案化以充当用于形成自对准源极/漏极区域的间隔物。在图11A至图11C中，第一间隔物层80形成在以下项上：STI区域68的顶表面；纳米结构55和掩模78的顶表面和侧壁；以及虚设栅极76、虚设栅极电介质71和鳍66的侧壁。第二间隔物层82沉积在第一间隔物层80之上。第一间隔物层80可以由使用诸如热氧化的技术或通过CVD、ALD等沉积的氧化硅、氮化硅、氮氧化硅等形成。第二间隔物层82可以由具有与第一间隔物层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔物层80之后并且在形成第二间隔物层82之前，可以执行轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图8中讨论的注入，可以在n型区域50N之上形成掩模(例如光致抗蚀剂)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如光致抗蚀剂)，同时暴露n型区域50N，并且可以将适当类型的杂质(例如，n型)注入到n型区域50N中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在约1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。退火可以用于修复注入损伤并激活注入的杂质。
在图12A至图12C中，蚀刻第一间隔物层80和第二间隔物层82以分别形成第一间隔物81和第二间隔物83。如下面将更详细讨论的，第一间隔物81和第二间隔物83用于自对准随后形成的源极/漏极区域，以及在后续工艺期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔物层80和第二间隔物层82，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔物层82的材料具有与第一间隔物层80的材料不同的蚀刻速率，使得第一间隔物层80在图案化第二间隔物层82时可以充当蚀刻终止层，并且第二间隔物层82在图案化第一间隔物层80时可以充当掩模。例如，可以使用各向异性蚀刻工艺蚀刻第二间隔物层82，其中第一间隔物层80充当蚀刻终止层。如图12B所示，第二间隔物层82的剩余部分形成第二间隔物83。此后，在蚀刻第一间隔物层80的暴露部分时，第二间隔物83充当掩模，从而形成第一间隔物81，如图12B和图12C中所示。
如图12B所示，第一间隔物81和第二间隔物83设置在纳米结构55和鳍66的侧壁上。如图12C所示，在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔物层80之上去除第二间隔物层82，并且将第一间隔物81设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在一些实施例中，第二间隔物层82的一部分可以保留在与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔物层80之上。
应注意，上面公开的内容大体描述了一种形成间隔物及LDD区域的工艺。可以使用其它工艺和序列。例如，可以利用较少或额外的间隔物，可以利用不同的步骤序列(例如，可以在沉积第二间隔物层82之前图案化第一间隔物81)，可以形成并去除额外的间隔物，和/或诸如此类。此外，可以使用不同的结构和步骤形成n型和p型器件。
在图13A至图13C中，根据一些实施例，在纳米结构55、鳍66和衬底50中形成凹槽86。随后将在凹槽86中形成可以用作源极/漏极区域和/或虚设区域的外延材料。凹槽86可以延伸穿过第一纳米结构52A-52C和第二纳米结构54A-54C并进入鳍66和衬底50。在一些实施例中，STI区域68的顶表面可以与凹槽86的底表面齐平。在一些实施例中，STI区域68的顶表面可以在凹槽86的底表面之上或之下。
凹槽86可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)蚀刻纳米结构55、鳍66和衬底50来形成。在用于形成凹槽86的蚀刻工艺期间，第一间隔物81、第二间隔物83和掩模78掩蔽纳米结构55、鳍66和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55、鳍66和衬底50的每一层。定时蚀刻工艺可以用于在凹槽86达到所需深度之后停止蚀刻。
在图14A至图14C中，蚀刻由凹槽86暴露的第一半导体材料形成的多层堆叠64的层(例如，第一纳米结构52)的侧壁的部分，以在n型区域50N和p型区域50P中形成侧壁凹槽88。尽管邻近侧壁凹槽88的第一纳米结构52的侧壁在图14C中被示出为直的，但是此侧壁可以是凹入的或凸起的。可以使用各向同性蚀刻工艺(例如湿法蚀刻等)来蚀刻侧壁。在第二纳米结构54包括例如Si或SiC、并且第一纳米结构52包括例如SiGe的实施例中，可以使用利用氟化氢、另一氟基蚀刻剂等的湿法或干法蚀刻工艺来蚀刻n型区域50N和p型区域50P中的第一纳米结构52的侧壁。
在图15A至图15D中，第一内间隔物90形成在侧壁凹槽88中。可以通过在图14A至图14C所示的结构之上沉积内间隔物层(未单独示出)来形成第一内间隔物90。第一内间隔物90充当随后形成的源极/漏极区域与栅极结构之间的隔离特征。如下面将更详细讨论的，源极/漏极区域将形成于凹槽86中，而第一纳米结构52将由对应的栅极结构代替。
内间隔物层可以通过共形沉积工艺(例如CVD、ALD等)沉积。内间隔物层可以包括诸如氮化硅或氮氧化硅的材料，尽管可以利用任何合适的材料，诸如k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内间隔物层以形成第一内间隔物90。尽管第一内间隔物90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内间隔物90的外侧壁可以延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹陷。
此外，尽管第一内间隔物90的外侧壁在图15C中被示出为直的，但是第一内间隔物90的外侧壁可以是凹入的或凸起的。作为示例，图15D示出了这样的实施例：其中，第一纳米结构52的侧壁是凹入的，第一内间隔物90的外侧壁是凹入的，并且第一内间隔物90从第二纳米结构54的侧壁凹陷。内间隔物层可以通过各向异性蚀刻工艺(例如RIE、NBE等)蚀刻。第一内间隔物90可以用于防止由后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区域(例如下面参考图16A至图16E讨论的外延源极/漏极区域92)的损坏。
在图16A至图16E中，根据一些实施例，在凹槽86中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以对第二纳米结构54施加应力，这可以改善性能。如图16C所示，在凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极76设置在各个相邻的成对外延源极/漏极区域92之间。在一些实施例中，第一间隔物81用于将外延源极/漏极区域92与虚设栅极76分离，并且第一内间隔物90用于将外延源极/漏极区域92与第一纳米结构52分离适当的横向距离，使得外延源极/漏极区域92不会与随后形成的所得nano-FET的栅极短路。
可以通过掩蔽p型区域50P(例如，PMOS区域)来形成n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在n型区域50N中的凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型nano-FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的各个上表面凸起的表面，并且可以具有刻面。
可以通过掩蔽n型区域50N(例如，NMOS区域)来形成p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92。然后，在p型区域50P中的凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型nano-FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加压缩应变的材料，例如硅-锗、硼掺杂的硅-锗、锗、锗锡等。外延源极/漏极区域92也可以具有从纳米结构55的各个表面凸起的表面，并且可以具有刻面。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、鳍66和/或衬底50可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域的工艺，随后进行退火。源极/漏极区域可以具有在约1×1019原子/cm3与约1×1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的刻面。在一些实施例中，这些刻面使同一nano-FET的相邻外延源极/漏极区域92合并，如图16D所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分离，如图16B所示。在图16B和图16D所示的实施例中，可以形成延伸到STI区域68的顶部表面的第一间隔物81，从而阻挡外延生长。在一些实施例中，可以调整用于形成第一间隔物81的间隔物蚀刻以去除间隔物材料并允许外延生长区域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数目的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成并且可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。在其它实施例中，在形成外延源极/漏极区域92之前，可以在一个或多个凹槽86中形成牺牲外延材料(未示出)。
图16E示出了这样的实施例：其中，第一纳米结构52的侧壁是凹入的，第一内间隔物90的外侧壁是凹入的，并且第一内间隔物90从第二纳米结构54的侧壁凹陷。如图16E所示，外延源极/漏极区域92可以形成为与第一内间隔物90接触，并且可以延伸经过第二纳米结构54的侧壁。
在图17A至图17C中，第一层间电介质(ILD)96分别沉积在图16A至图16C所示的结构之上。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模78、第一间隔物81、第二间隔物83和STI区域68之间。CESL 94可以包括电介质材料，例如氮化硅、氧化硅、氧氮化硅等，其具有与上覆的第一ILD96的材料不同的蚀刻速率。
在图18A至图18C中，可以执行诸如CMP的平坦化工艺，以使第一ILD 96和CESL 94的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78以及沿着掩模78的侧壁的第一间隔物81的部分。在平坦化工艺之后，在工艺变化内，虚设栅极76、第一间隔物81、第一ILD 96和CESL 94的顶表面可以彼此齐平。因此，虚设栅极76的顶表面贯穿第一ILD 96而暴露。在一些实施例中，可以保留掩模78，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模78、第一间隔物81和CESL 94的顶表面齐平。
在图19A至图19C中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在)，从而形成凹槽98。也去除凹槽98中的虚设栅极电介质71的部分。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极76和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体以比第一ILD 96、CESL 94或第一间隔物81更快的速率选择性地蚀刻虚设栅极76。每个凹槽98暴露和/或覆盖纳米结构55的部分，这些部分在随后完成的nano-FET中充当沟道区域。纳米结构55的充当沟道区域的部分设置在相邻的成对外延源极/漏极区域92之间。在去除期间，当蚀刻虚设栅极76时，虚设栅极电介质71可以用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图20A至图20C中，第一纳米结构52被去除，这延伸了凹槽98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿法蚀刻等)来去除第一纳米结构52，而第二纳米结构54、衬底50、STI区域68、第一ILD 96、CESL 94、第一间隔物81和第一内间隔物90与第一纳米结构52相比保持相对未蚀刻。在第二纳米结构54包括例如Si或SiC并且第一纳米结构52包括例如SiGe的实施例中，氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等可以用于去除第一纳米结构52。
在图21A至图21C中，形成栅极电介质层100和栅极电极102用于替换栅极。栅极电介质层100共形地沉积在凹槽98中。栅极电介质层100可以形成在第二纳米结构54的顶表面、侧壁和底表面上。栅极电介质层100也可以沉积在第一ILD 96、CESL 94、第一间隔物81和STI区域68的顶表面上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质层100可以包括氧化硅层和在氧化硅层之上的金属氧化物层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极102沉积在栅极电介质层100之上并填充凹槽98的剩余部分。栅极电极102可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图21A和图21C中示出了单层栅极电极102，但是栅极电极102可以包括任何数目的衬垫层、任何数目的功函数调谐层和填充材料。构成栅极电极102的层的任何组合可以沉积在相邻的第二纳米结构54之间。
在n型区域50N和p型区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同的层数，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和曝光适当的区域。
在填充凹槽98之后，可以执行诸如CMP的平坦化工艺以去除栅极电介质层100和栅极电极102的材料的过量部分，这些过量部分在第一ILD 96，第一间隔物81和CESL 94的顶表面之上。栅极电极102的材料和栅极电介质层100的剩余部分因此形成所得nano-FET的替代栅极结构。栅极电极102和栅极电介质层100可以统称为“栅极结构”。
在图22A至图22C中，栅极结构(包括栅极电介质层100和对应的上覆栅极电极102)被凹陷，使得凹槽直接形成在每个栅极结构之上和第一间隔物81的相对部分之间。包括一层或多层电介质材料(例如氮化硅、氮氧化硅等)的栅极掩模104填充在凹槽中，接着进行平坦化工艺以去除在第一ILD 96、CESL 94和第一间隔物81之上延伸的电介质材料的过量部分。随后形成的栅极接触物(例如，栅极接触物114，下面参考图24A和图24C讨论的)贯穿栅极掩模104以接触凹陷的栅极电极102的顶表面。
如图22A至图22C进一步所示，第二ILD 106沉积在第一ILD 96、CESL 94和栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等的电介质材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法来沉积。
在图23A至图23C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成暴露外延源极/漏极区域92和/或栅极结构的表面的凹槽108。可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)进行蚀刻来形成凹槽108。在一些实施例中，凹槽108可以使用第一蚀刻工艺被蚀刻为穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺被蚀刻为穿过栅极掩模104；并且可以使用第三蚀刻工艺被蚀刻为穿过CESL 94。可以在第二ILD 106之上形成掩模(例如光致抗蚀剂)并对其图案化以掩蔽第二ILD 106的部分免受第一蚀刻工艺和第二蚀刻工艺。在一些实施例中，蚀刻工艺可能过蚀刻，因此，凹槽108可以延伸到外延源极/漏极区域92和/或栅极结构中。凹槽108的底表面可以与外延源极/漏极区域92和/或栅极结构的顶表面齐平(例如，在相同的水平上，或者离衬底50具有相同的距离)，或者低于外延源极/漏极区域92和/或栅极结构的顶表面(例如，更接近衬底50)。尽管图23C示出了凹槽108在同一截面中暴露外延源极/漏极区域92和栅极结构，但是在一些实施例中，可以在不同截面中暴露外延源极/漏极区域92和栅极结构，从而降低随后形成的接触物短路的风险。
在形成凹槽108之后，在外延源极/漏极区域92之上形成第一硅化物区域110。在一些实施例中，第一硅化物区域110通过首先沉积金属(未单独示出)来形成，该金属能够与下方的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或锗化物区域。金属可以包括镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或其合金。可以在外延源极/漏极区域92的暴露部分之上沉积该金属，然后可以执行热退火工艺以形成第一硅化物区域110。然后通过例如蚀刻工艺去除沉积金属的未反应部分。尽管第一硅化物区域110被称为硅化物区域，但第一硅化物区域110也可以是锗化物区域或硅锗化物区域(例如，包括硅和锗的区域)等。在一个实施例中，第一硅化物区域110包括TiSi，并且厚度在约2nm至约10nm的范围内。
在图24A至图24C中，源极/漏极接触物112和栅极接触物114(也称为接触插塞)形成在凹槽108中。源极/漏极接触物112和栅极接触物114可以各自包括一个或多个层，例如阻挡层、扩散层和导电填充材料。例如，在一些实施例中，源极/漏极接触物112和栅极接触物114各自包括阻挡层和导电填充材料。源极/漏极接触物112和栅极接触物114各自电耦合到下方的导电特征(例如，在所示出的实施例中，栅极电极102或外延源极/漏极区域92之上的第一硅化物区域110)。栅极接触物114电耦合到栅极电极102，并且源极/漏极接触物112电耦合到外延源极/漏极区域92之上的第一硅化物区域110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电填充材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以去除源极/漏极接触物112和栅极接触物114的过量部分，这些过量部分在第二ILD 106的顶表面之上。
尽管图20A至图20C示出了延伸到每个外延源极/漏极区域92的源极/漏极接触物112，但是可以从某些外延源极/漏极区域92中省略源极/漏极接触物112。例如，如下所述，随后可以通过一个或多个外延源极/漏极区域92的后侧附接导线(例如电源轨)。对于这些特定的外延源极/漏极区域92，源极/漏极接触物112可以被省略或可以是虚设接触物，这些虚设接触物不电耦合到任何上覆的导线(例如，导电特征122，下面参考图25A至图25C谈论的)。
图2至图24C的工艺形成包括多个有源器件的器件层109。尽管器件层109被描述为包括nano-FET，但是其它实施例可以包括器件层109，这些器件层109包括不同类型的晶体管，例如平面FET、FinFET、薄膜晶体管(TFT)等。器件层可以包括外延源极/漏极区域92、第二纳米结构54和栅极结构(包括栅极电介质层100和栅极电极102)。可以在器件层109的前侧形成第一互连结构(例如，下面参考图25A至图25C讨论的前侧互连结构120)，并且可以在器件层109的后侧形成第二互连结构(例如，下面参考图30A至图30C讨论的后侧互连结构140)。
图25A至图30C示出了在器件层109上形成前侧互连结构和后侧互连结构的中间步骤。前侧互连结构和后侧互连结构可以各自包括电耦合到器件层109中的器件(例如，nano-FET)的导电特征。在图25A至图30C中，以“A”结尾的图示出沿着图1的线A-A’的截面图，以“B”结尾的图示出沿着图1的线B-B’的截面图，并且以“C”结尾的图示出沿着图1的线C-C’的截面图。图25A至图30C中描述的工艺步骤可以应用于n型区域50N和p型区域50P两者。如上所述，后侧导电特征(例如，后侧通孔或电源轨)可以电耦合到一个或多个外延源极/漏极区域92。这样，源极/漏极接触物112可以可选地从外延源极/漏极区域92中省略。
在图25A至图25C中，在第二ILD 106上形成前侧互连结构120。前侧互连结构120可以称为前侧互连结构，因为它形成在器件层109的前侧(例如，器件层109的与其上形成有源器件的衬底50相反的一侧)。前侧互连结构120可以包括形成于一个或多个堆叠的电介质层124中的导电特征122的一个或多个层。每个堆叠的电介质层124可以包括电介质材料，例如低k电介质材料、超低k(ELK)电介质材料等。可以使用适当的工艺(例如，CVD、ALD、PVD、PECVD等)来沉积电介质层124。导电特征122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过各个电介质层124，以提供导线层之间的垂直连接。导电特征122可以通过任何可接受的工艺形成，例如镶嵌工艺、双镶嵌工艺等。
在一些实施例中，可以使用镶嵌工艺来形成导电特征122，在镶嵌工艺中利用光刻和蚀刻技术的组合来图案化相应电介质层124以形成对应于导电特征122的所需图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、其组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、钴、钌、其组合等。在一实施例中，可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成导电特征122。CMP工艺等可以用于从相应电介质层124的表面去除过量的导电材料，并且使电介质层124和导电特征122的表面平坦化以用于后续工艺。
图25A至图25C示出了前侧互连结构120中的四层导电特征122和电介质层124。然而，应理解，前侧互连结构120可以包括设置在任何数目的电介质层124中的任何数目的导电特征122。前侧互连结构120可以电耦合到栅极接触物114和源极/漏极接触物112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
在图26A至图26C中，载体衬底180通过第一键合层182A和第二键合层182B(统称为键合层182)键合到前侧互连结构120的顶表面。载体衬底180可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底180可以在随后的工艺步骤期间和在完成的器件中提供结构支撑。
在各种实施例中，可以使用合适的技术(例如，电介质到电介质键合等)将载体衬底180键合到前侧互连结构120。电介质到电介质键合可以包括在前侧互连结构120上沉积第一键合层182A。在一些实施例中，第一键合层182A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二键合层182B同样可以是在使用例如CVD、ALD、PVD、热氧化等键合之前在载体衬底180的表面上形成的氧化物层。其它合适的材料可以用于第一键合层182A和第二键合层182B。
电介质到电介质键合工艺可以进一步包括对第一键合层182A和第二键合层182B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中执行。在等离子体处理之后，表面处理可以进一步包括可以施加到一个或多个键合层182的清洁工艺(例如，用去离子水等冲洗)。然后，将载体衬底180与前侧互连结构120对准，并将两者彼此压靠以启动载体衬底180与前侧互连结构120的预键合。预键合可以在室温(例如，在约21℃和约25℃之间)下执行。在预键合之后，可以通过例如将前侧互连结构120和载体衬底180加热至约170℃的温度来应用退火工艺。
此外，在图26A至图26C中，在将载体衬底180键合到前侧互连结构120之后，可以翻转器件以使得器件层109的后侧面向上。器件层109的后侧可以指与器件层109的前侧相反的一侧。
在图27A至图27C中，根据一些实施例，将减薄工艺应用于衬底50的后侧。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP工艺等)、回蚀工艺、其组合等。在一些实施例中，减薄工艺被蚀刻停止区域40减慢或停止，下面更详细地描述。减薄工艺可以暴露衬底50、STI区域68和/或鳍66的与前侧互连结构120相反的表面。在一些实施例中，衬底50和/或鳍66的暴露表面可以包括蚀刻停止区域40的暴露表面。此外，在减薄工艺之后，衬底50的一部分可以保留在器件层109之上。在一些实施例中，衬底50的剩余部分可以包括蚀刻停止区域40的一部分。在其它实施例中，减薄工艺可以去除所有的蚀刻停止区域40。在一些实施例中，在执行减薄工艺之后，衬底50和/或鳍66的剩余部分可以具有在在约40nm至约60nm的范围内的高度D3，但其它高度是可能的。
如图27A至27C所示，在减薄工艺之后，衬底50、STI区域68和/或鳍66的后侧表面可以彼此齐平。在一些情况下，在衬底50和/或鳍66中形成蚀刻停止区域40可以允许在执行减薄工艺之后改善平面性。在一些实施例中，减薄工艺在蚀刻停止区域40中的去除速率相对于衬底50的其它区域(例如，上方区域)的去除速率而言可被降低。在一些实施例中，蚀刻停止区域40可以具有在衬底50的其它区域的去除速率的约55％与约90％之间的去除速率，但蚀刻停止区域40的其它相对去除速率是可能的。在一些情况下，增大蚀刻停止区域40中的杂质浓度可以降低蚀刻停止区域40的去除速率。例如，在一些实施例中，可以通过注入浓度为约5×1018原子/cm3或更大的杂质来降低去除速率。
以这种方式降低减薄工艺的去除速率可以例如通过降低凹陷效应或图案负载效应来改善平面性。在一些情况下，如本文所述形成蚀刻停止区域40可以允许在减薄之后小于约5nm的表面高度变化。在一些情况下，本文所述的技术可以允许在减薄之后跨越整个管芯的小于约5nm的表面高度变化。以这种方式改善平面性可以改善光刻，减小特征尺寸，改善再现性，改善均匀性，改善器件性能或改善产率。在一些情况下，由两次或更多次注入(如先前所述)形成的蚀刻停止区域40可以允许在减薄工艺期间去除速率的更平滑或更渐进的降低，这可引起减薄工艺的改善的平面性。
在一些实施例中，减薄工艺是化学机械抛光(CMP)工艺，其包括pH在约10至约12的范围内的浆料。在一些实施例中，浆料包括KOH等。在注入氧离子的实施例中，浆料可以在约5至约7的范围内。在注入氮离子的实施例中，浆料可以在约4至约7的范围内。其它浆料是可能的，其可以具有不同于这些示例范围的pH。
在图28A至图28C中，凹槽128形成在衬底50中，第二硅化物区域129形成在凹槽128中。在一些实施例中，凹槽128也可以形成在鳍66和/或蚀刻停止区域40中。可以通过使用合适的蚀刻工艺(例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等)蚀刻衬底50来形成凹槽128。蚀刻工艺可以是对衬底50的材料有选择性的工艺。例如，蚀刻工艺可以比STI区域68、栅极电介质层100、外延源极/漏极区域92、外延材料91和/或第一内部间隔物90的材料更快的速率蚀刻衬底50的材料。凹槽128可以暴露STI区域68的侧壁和外延源极/漏极区域92的后侧表面。在其它实施例中，鳍66和/或衬底50的部分可以在形成凹槽128之前被去除并由电介质材料(未示出)代替，电介质材料被蚀刻以形成凹槽128。
根据一些实施例，然后可以在外延源极/漏极区域92的后侧上的凹槽128中形成第二硅化物区域129。第二硅化物区域129可以类似于第一硅化物区域110，如上面参考图23A至图23C所述。例如，第二硅化物区域129可以由与第一硅化物区域110相同的材料并使用与第一硅化物区域110相同的工艺形成。
在图29A至图29C中，根据一些实施例，后侧通孔130形成在凹槽128中。后侧通孔130可以延伸穿过鳍66、衬底50和/或STI区域68，并且可以通过第二硅化物区域129电耦合到外延源极/漏极区域92。后侧通孔130可以类似于上面参考图24A至图24C所述的源极/漏极接触物112。例如，后侧通孔130可以由与源极/漏极接触物112相同的材料并使用与源极/漏极接触物112相同的工艺形成。后侧通孔130可以包括铜、铜合金、银、金、钨、钴、铝、镍、钌等。可以执行诸如CMP的平坦化工艺以去除后侧通孔130的过量部分，这些过量部分在STI区域68和衬底50的顶表面之上。
在图30A至图30C中，后侧互连结构140的剩余部分形成在后侧通孔130、鳍66、衬底50和/或STI区域68之上。后侧互连结构140可以被称为后侧互连结构，因为它形成在器件层109的后侧(例如，器件层109的与其上形成有源器件的器件层109的侧相反的一侧)。在一些实施例中，后侧互连结构140包括导线132、电介质层134、导电特征136、电介质层137、再分布层138和钝化层139。电介质层134可以由与第二ILD 106相同或相似的材料并且按与第二ILD 106相同或相似的方式形成，如上面参考图22A至图22C所述。
导线132形成于电介质层134中。例如，形成导线132可以包括使用光刻和蚀刻工艺的组合在电介质层134中图案化凹槽。电介质层134中的凹槽的图案可以对应于导线132的图案。然后通过在凹槽中沉积导电材料形成导线132。在一些实施例中，导线132包括金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导线132包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等。可以使用例如CVD、ALD、PVD、电镀等形成导线132。导线132通过后侧通孔130和第二硅化物区域129电耦合到外延源极/漏极区域92。可以执行平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成于电介质层134之上的导线132的过量部分。
在一些实施例中，导线132是后侧电源轨，其是将外延源极/漏极区域92电耦合到参考电压、电源电压等的导线。通过将电源轨放置在半导体管芯的后侧，而不是半导体管芯的前侧，可以实现优点。例如，可以增加nano-FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的后侧可以容纳更宽的电源轨，从而减小电阻并提高到nano-FET的电力传输的效率。例如，导线132的宽度可以是前侧互连结构120的第一级导线(例如，导电特征122)的宽度的至少两倍。
后侧互连结构140的其余部分可以类似于前侧互连结构120。例如，后侧互连结构140可以由与前侧互连结构120的材料和工艺相同或相似的材料和工艺形成。后侧互连结构140可以包括形成于堆叠的电介质层137中的导电特征136的堆叠层。导电特征136可以包括导线(例如，用于去往和来自随后形成的接触焊盘和导电连接器(例如外部连接器)的路由)。导电特征136可以包括在电介质层137中延伸的导电通孔，以提供导线的堆叠层之间的垂直互连。导电特征136可以包括一个或多个嵌入式无源器件，例如电阻器、电容器、电感器等。嵌入式无源器件可以与导线132(例如，电源轨)集成以在nano-FET的后侧提供电路(例如，电源电路)。
再分布层138和钝化层139形成在导电特征136和电介质层137之上。钝化层139可以包括诸如PBO、聚酰亚胺、BCB等的聚合物。在一些实施例中，钝化层139可以包括非有机电介质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层139可以通过例如CVD、PVD、ALD等沉积。
再分布层138被形成为穿过钝化层139至导电特征136。在一些实施例中，再分布层138可以用于提供到其它电子部件(例如，其它器件管芯、再分布结构、印刷电路板(PCB)、母板等)的输入/输出连接。再分布层138可以被称为后侧输入/输出焊盘，其可以向nano-FET提供信号、电源电压和/或接地连接。再分布层138可以用于提供从器件层109通过后侧互连结构140的散热路径。再分布层138可以包括通过电镀工艺等形成的一个或多个铜层、镍层、金层等。
实施例可以实现优点。例如，当减薄衬底的后侧时，形成如本文所述的注入蚀刻停止可以减少凹陷、图案负载或表面高度变化(例如，台阶高度)。以这种方式，可以改善减薄表面的平面性，这可以改善随后执行的光刻工艺。还可以改善器件的均匀性和产率。本文所述的技术可以允许在大区域上(例如在一个或多个半导体管芯的整个区域上)改善平面性。本文所述的技术可以允许形成蚀刻停止和/或改善的平面性，而无显著额外成本或工艺。例如，在注入蚀刻停止杂质期间引入的缺陷可以使用退火来部分或完全去除。
根据本公开的实施例，一种方法包括：在半导体衬底中注入杂质以在半导体衬底内形成蚀刻停止区域；在半导体衬底的前侧形成晶体管结构；在晶体管结构之上形成前侧互连结构；在半导体衬底的后侧执行减薄工艺以减小半导体衬底的厚度，其中减薄工艺被蚀刻停止区域减慢；以及在半导体衬底的后侧形成后侧互连结构。在一个实施例中，杂质包括硼、铝、镓、铟或钛。在一个实施例中，使用在5×1014cm-2至2×1015cm-2的范围内的剂量注入杂质。在一个实施例中，蚀刻停止区域具有大于约5×1018cm-3的范围的杂质浓度。在一个实施例中，蚀刻停止区域内的减薄工艺的去除速率在针对半导体衬底的蚀刻停止区域之外的去除速率的55％和90％之间。在一个实施例中，蚀刻停止区域与半导体衬底的前表面分离在40nm至60nm的范围内的距离。在一个实施例中，在执行减薄工艺之后，蚀刻停止区域的一部分被保留。在一个实施例中，晶体管结构包括nano-FET。
根据本公开的实施例，一种方法包括：执行注入工艺以形成衬底的注入区域；在衬底的注入区域之上形成第一晶体管；在第一晶体管的第一侧形成第一互连结构，其中第一互连结构电耦合到第一晶体管；减薄衬底，其中注入区域在衬底被减薄之后被暴露；以及在第一晶体管的第二侧形成第二互连结构，其中第二互连结构电耦合到第一晶体管。在一个实施例中，注入工艺包括在20keV至40keV的范围内的能量。在一个实施例中，注入区域的高度在100nm至300nm的范围内。在一个实施例中，注入区域的高度对应于注入区域的具有5×1018cm-3或更大的杂质浓度的部分的高度。在一个实施例中，该方法包括在衬底的注入区域之上形成隔离区域，其中隔离区域在衬底被减薄之后被暴露。在一个实施例中，该方法包括形成贯穿注入区域以电接触第一晶体管的通孔，其中第二互连结构形成在通孔之上并电接触通孔。在一个实施例中，注入工艺包括注入氧离子。
根据本公开的实施例，一种器件包括：半导体鳍，包括在半导体鳍的第一侧处的注入区域，其中注入区域具有第一注入杂质浓度；围绕半导体鳍的隔离区域，其中隔离区域和半导体鳍的注入区域的表面是齐平的；在半导体鳍的第二侧的源极/漏极区域；贯穿半导体鳍以电接触源极/漏极区域的通孔，其中通孔贯穿注入区域；在半导体鳍的第一侧上的第一互连结构，其中第一互连结构电连接到通孔；以及在半导体鳍的第二侧上的第二互连结构。在一个实施例中，第二互连结构电连接到源极/漏极区域。在一个实施例中，隔离区域和注入区域的表面在5nm的裕度内是齐平的。在一个实施例中，第一浓度大于5×1018cm-3。在一个实施例中，杂质包括硼。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其它工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和变更。

Claims (10)

1.一种方法，包括：
在半导体衬底中注入杂质以在所述半导体衬底内形成蚀刻停止区域；
在所述半导体衬底的前侧形成晶体管结构；
在所述晶体管结构之上形成前侧互连结构；
在所述半导体衬底的后侧执行减薄工艺以减小所述半导体衬底的厚度，其中所述减薄工艺被所述蚀刻停止区域减慢；以及
在所述半导体衬底的所述后侧形成后侧互连结构。
2.根据权利要求1所述的方法，其中所述杂质包括硼、铝、镓、铟或钛。
3.根据权利要求1所述的方法，其中所述杂质使用在5×1014cm-2至2×1015cm-2的范围内的剂量被注入。
4.根据权利要求1所述的方法，其中所述蚀刻停止区域具有大于约5×1018cm-3的范围的杂质浓度。
5.根据权利要求1所述的方法，其中所述减薄工艺在所述蚀刻停止区域内的去除速率在针对所述半导体衬底的所述蚀刻停止区域之外的去除速率的55％和90％之间。
6.根据权利要求1所述的方法，其中所述蚀刻停止区域与所述半导体衬底的前表面分离在40nm至60nm的范围内的距离。
7.根据权利要求1所述的方法，其中在执行所述减薄工艺之后，所述蚀刻停止区域的一部分被保留。
8.根据权利要求1所述的方法，其中所述晶体管结构包括nano-FET。
9.一种方法，包括：
执行注入工艺以形成衬底的注入区域；
在所述衬底的所述注入区域之上形成第一晶体管；
在所述第一晶体管的第一侧形成第一互连结构，其中所述第一互连结构电耦合到所述第一晶体管；
减薄所述衬底，其中所述注入区域在所述衬底被减薄之后被暴露；以及
在所述第一晶体管的第二侧形成第二互连结构，其中所述第二互连结构电耦合到所述第一晶体管。
10.一种器件，包括：
半导体鳍，包括在所述半导体鳍的第一侧处的注入区域，其中所述注入区域具有第一注入杂质浓度；
围绕所述半导体鳍的隔离区域，其中所述隔离区域和所述半导体鳍的所述注入区域的表面是齐平的；
在所述半导体鳍的第二侧的源极/漏极区域；
贯穿所述半导体鳍以电接触所述源极/漏极区域的通孔，其中所述通孔贯穿所述注入区域；
在所述半导体鳍的所述第一侧上的第一互连结构，其中所述第一互连结构电连接到所述通孔；以及
在所述半导体鳍的所述第二侧上的第二互连结构。
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