CN116845065A - 包括背面电源过孔的半导体器件及其形成方法 - Google Patents

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Abstract

本公开涉及包括背面电源过孔的半导体器件及其形成方法。公开了形成过孔的方法和包括所述过孔的半导体器件，所述过孔用于将源极/漏极区耦合到半导体器件中的背面互连结构。在一个实施例中，半导体器件包括：导电特征，所述导电特征与栅极结构相邻；电介质层，所述电介质层在所述导电特征和所述栅极结构上；金属过孔，所述金属过孔嵌入在所述电介质层中；以及衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。

Description

包括背面电源过孔的半导体器件及其形成方法
技术领域
本公开涉及半导体领域，更具体地，涉及包括背面电源过孔的半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。典型地，通过在半导体衬底之上顺序地沉积绝缘或电介质层、导电层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。半导体工业通过不断减小最小特征尺寸来继续改进各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件在给定面积中集成。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：导电特征，所述导电特征与栅极结构相邻；电介质层，所述电介质层在所述导电特征和所述栅极结构上；金属过孔，所述金属过孔嵌入在所述电介质层中；以及衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。
根据本公开的一个实施例，提供了一种半导体器件，包括：晶体管结构，所述晶体管结构包括与栅极结构相邻的源极/漏极区；以及过孔，所述过孔电耦合到所述源极/漏极区，其中，所述过孔延伸穿过所述栅极结构，其中，所述过孔包括与所述栅极结构实体接触的衬垫层，并且其中，所述衬垫层包括氮化硼。
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上提供晶体管结构；在所述晶体管结构上形成电介质层；蚀刻穿过所述电介质层，以形成凹部；以及在所述凹部中形成过孔，其中，形成所述过孔包括：沉积衬垫层，所述衬垫层在所述凹部中并且对所述电介质层的侧表面进行衬垫，其中，用于所述衬垫层的前体包括含硼前体和含氮前体；以及在所述衬垫层上沉积导电填充材料，所述导电填充材料填充所述凹部。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应注意，根据本行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各个特征的尺寸可能被任意增大或缩小。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米结构FET)的示例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B和图27C是根据一些实施例的制造纳米结构FET的中间阶段的截面图和俯视图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而非限制性的。例如，在下面的描述中，在第二特征之上或第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可能不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖使用中或工作中的器件处于除了附图中所示朝向之外的不同朝向。装置可以朝向其他方向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
各种实施例提供了用于形成电耦合到正面源极/漏极接触件的背面电源过孔的方法、以及由该背面电源过孔形成的半导体器件。在一些实施例中，该方法包括形成与外延源极/漏极区相邻的背面电源过孔。背面电源过孔可以包括阻挡层或衬垫层、以及阻挡层/衬垫层上的导电材料。阻挡层/衬垫层可以包括诸如氮化硼(例如，无定形氮化硼(a-BN)或六方氮化硼(h-BN)等)之类的材料，并且导电材料可以包括诸如铜、钴或钨之类的材料。源极/漏极接触件形成在外延源极/漏极区和背面电源过孔上并电耦合到外延源极/漏极区和背面电源过孔。执行背面减薄工艺以暴露背面电源过孔的背面，并且在背面电源过孔上形成诸如电源轨之类的导线。与可以用在背面电源过孔中的其他材料相比，氮化硼具有改善的击穿电压，提供减少的泄漏，充当扩散阻挡物，可以提供改进的散热和减少的电容。形成作为扩散阻挡物的氮化硼阻挡层/衬垫层允许用于导电材料的材料具有更大的灵活性。这样，导电材料可以包括具有减小的电阻的材料(例如铜)。背面电源过孔可以提供改善的器件性能和减少的器件缺陷。
在包括纳米结构场效应晶体管(纳米结构FET)的管芯的上下文中描述了本文讨论的一些实施例。然而，各种实施例可以被应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)或平面晶体管等)的管芯，这些其他类型的晶体管作为纳米结构FET的替代或与纳米结构FET结合。
图1以三维视图示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET、栅极全环绕FET(GAA FET)、纳米带FET或多桥沟道FET(MBCFET))的示例。纳米结构FET包括纳米结构55(例如，纳米片、纳米线或纳米带等)，这些纳米结构55位于衬底50(例如，半导体衬底)上的鳍66之上，其中，纳米结构55充当纳米结构FET的沟道区。纳米结构55可以包括p型纳米结构、n型纳米结构、或它们的组合。浅沟槽隔离(STI)区68设置在相邻的鳍66之间，这些鳍66可以从相邻的STI区68之间突出得高于相邻的STI区68。尽管STI区68被描述/图示为独立于衬底50，但就本文中的使用而言，术语“衬底”可以指单独的衬底50，也可以指衬底50和STI区68的组合。此外，尽管鳍66的底部部分被示为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的STI区68之间延伸的部分。
栅极电介质层100在鳍66的顶表面之上，并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极102在栅极电介质层100之上。外延源极/漏极区92(取决于上下文，源极/漏极区可以单指源极或漏极，也可以统称地指源极和漏极)设置在鳍66上，并且设置在栅极电介质层100和栅极电极102的相反侧。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极电极102的纵向轴线，并且在例如垂直于纳米结构FET的外延源极/漏极区92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并且延伸穿过多个纳米结构FET的外延源极/漏极区92。截面C-C’垂直于截面A-A’，并且平行于纳米结构FET的鳍66的纵向轴线并且在例如纳米结构FET的外延源极/漏极区92之间的电流方向上。为了清楚起见，后续附图引用这些参考截面。
在使用后栅极工艺(gate-last process)形成的纳米结构FET的上下文中讨论本文讨论的一些实施例。在一些实施例中，可以使用先栅极工艺(gate-first process)。而且一些实施例考虑了在诸如平面FET之类的平面器件中或鳍式场效应晶体管(FinFET)中使用的方面。
图2至图27C是根据一些实施例的纳米结构FET的制造中的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A和图27A示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B和图27B示出了图1所示的参考截面B-B’。图6C、图7C、图8C、图9C、图10C、图11C、图11D、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C和图27C示出了图1所示的参考截面C-C’。图20D示出了俯视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体或绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)，也可以是未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层或氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或前述项的组合。
图2所示的衬底50是多层衬底，其包括核心衬底50A、蚀刻停止层50B和半导体层50C。蚀刻停止层50B可以由对核心衬底50A的材料和半导体层50C的材料具有高蚀刻选择性的材料形成。这样，蚀刻停止层50B可以被去除，而不显著去除核心衬底50A和/或半导体层50C，并且核心衬底50A和半导体层50C中的任一者可以被去除，而不显著去除蚀刻停止层50B。在一些实施例中，核心衬底50A可以包括硅，蚀刻停止层50B可以包括硅锗，并且半导体层50C可以包括硅。在一些实施例中，蚀刻停止层50B可以由电介质材料形成，该电介质材料为例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氮化硅、氧化硅或氮氧化硅等。在一些实施例中，核心衬底50A、蚀刻停止层50B和半导体层50C可以包括上文针对衬底50描述的任何材料。可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)或分子束外延(MBE)等工艺来外延生长蚀刻停止层50B和核心衬底50A。
衬底50包括n型区50N和p型区50P。n型区50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型纳米结构FET，并且p型区50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米结构FET。n型区50N可以与p型区50P实体分离，并且可以在n型区50N与p型区50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区、隔离结构等)。尽管示出了一个n型区50N和一个p型区50P，但是可以提供任何数量的n型区50N和p型区50P。
此外，在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。出于举例目的，如下面更详细地讨论的，在n型区50N和p型区50P中，第一半导体层51会被去除并且第二半导体层53会被图案化以形成纳米结构FET的沟道区。然而，在一些实施例中，在n型区50N中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以形成纳米结构FET的沟道区，并且在p型区50P中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以形成纳米结构FET的沟道区。在一些实施例中，在n型区50N中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以形成纳米结构FET的沟道区，并且在p型区50P中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以形成纳米结构FET的沟道区。在一些实施例中，在n型区50N和p型区50P两者中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以形成纳米结构FET的沟道区。
出于举例目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53各三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用例如CVD、ALD、VPE或MBE等工艺来外延生长多层堆叠64的每个层。在一些实施例中，第一半导体层51可以由第一半导体材料(例如硅锗等)形成，并且第二半导体层53可以由第二半导体材料(例如硅或硅碳等)形成。出于举例目的，多层堆叠64被示为具有由第一半导体材料形成的最靠下的第一半导体层51。在一些实施例中，多层堆叠64可以被形成为具有由第二半导体材料形成的最靠下的第二半导体层53。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第二半导体层53被图案化以形成所得纳米结构FET的沟道区。类似地，在其中第二半导体层53被去除并且第一半导体层51被图案化以形成沟道区的实施例中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案化以形成所得纳米结构FET的沟道区。
在图3中，鳍66形成在衬底50中和/或衬底50上，并且纳米结构55形成在多层堆叠64中。在一些实施例中，通过在多层堆叠64和衬底50中蚀刻沟槽，可以在多层堆叠64中形成纳米结构55，并且可以在核心衬底50A、蚀刻停止层50B和半导体层50C中形成鳍66(参见图2)。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可以从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以被统称为纳米结构55。通过蚀刻衬底50来形成鳍66可以从核心衬底50A限定下部鳍部分56，从蚀刻停止层50B限定中间鳍部分57，并且从半导体层50C限定上部鳍部分58。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺(包括双重图案化工艺或多重图案化工艺)来图案化鳍66和纳米结构55。一般地，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺而被图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66。
出于举例的目的，图3示出了n型区50N和p型区50P中的鳍66和纳米结构55具有基本相等的宽度。在一些实施例中，n型区50N中的鳍66和纳米结构55的宽度可以大于或小于p型区50P中的鳍66和纳米结构55的宽度。此外，虽然每个鳍66和每个纳米结构55都被示为具有整体一致的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，使得每个鳍66和/或每个纳米结构55的宽度在朝着核心衬底50A的方向持续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且形状为梯形。
在图4中，与鳍66相邻地形成浅沟槽隔离(STI)区68。可以通过在核心衬底50A、鳍66和纳米结构55上以及在相邻鳍66之间沉积绝缘材料来形成STI区68。绝缘材料可以是氧化物(例如氧化硅)、氮化物或它们的组合等，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)或者它们的组合等来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍66和纳米结构55。尽管该绝缘材料被示出为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着核心衬底50A、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫之上形成例如上述讨论的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀刻工艺或它们的组合等之类的平坦化工艺。平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米结构55的顶表面和绝缘材料的顶表面齐平。
然后绝缘材料被凹陷以形成STI区68。绝缘材料被凹陷为使得鳍66的上部部分和纳米结构55从相邻的STI区68之间突出。此外，STI区68的顶表面可以如图所示是平坦的，或者可以是凸的、凹的(例如碟形的)或其组合。STI区68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来凹陷STI区68，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用采用例如稀氢氟酸(dHF)的酸的化学氧化物去除。
上文关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构相对于电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，但原位掺杂和注入掺杂也可以一起使用。
此外，仅出于举例目的，第一半导体层51(和所得的第一纳米结构52)和第二半导体层53(和所得的第二纳米结构54)在本文中被图示和讨论为在p型区50P和n型区50N中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者可以在p型区50P和n型区50N中是不同的材料或以不同的顺序形成在p型区50P和n型区50N中。
此外，在图4中，可以在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区50N和p型区50P的不同注入步骤。例如，可以在n型区50N和p型区50P中的鳍66、纳米结构55和STI区68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区50P暴露。光致抗蚀剂可以通过使用旋涂技术而形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就在p型区50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区50N中。n型杂质可以是注入到该区中的磷、砷或锑等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区50P的注入之后或之前，在p型区50P和n型区50N中的鳍66、纳米结构55和STI区68之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以使n型区50N暴露。光致抗蚀剂可以通过使用旋涂技术而形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，则可以在n型区50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区50P中。p型杂质可以是注入到该区中的硼、氟化硼或铟等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区50N和p型区50P的注入之后，可以执行退火以修复注入损坏并且以激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅或其组合等，并且虚设电介质层70可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。可以在虚设电介质层70之上沉积虚设栅极层72，虚设栅极层72然后例如通过CMP被平坦化。掩模层74可以被沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由对隔离区(例如STI区68)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅或氮氧化硅等。在该示例中，跨n型区50N和p型区50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于举例目的，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖STI区68，使得虚设电介质层70在虚设栅极层72和STI区68之间延伸。
图6A至图27C示出了制造实施例器件中的各种附加步骤。图6C、图7C、图8C、图9C、图10C、图11C、图11D、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C和图27C示出了n型区50N或p型区50P中的任一者中的特征。在图6A至图6C中，可以使用可接受的光刻技术和蚀刻技术对掩模层74(参见图5)进行图案化以形成掩模78。可以将掩模78的图案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖纳米结构55的相应沟道区。掩模78的图案可以被用来将每个虚设栅极76与相邻的虚设栅极76实体分离。虚设栅极76的纵长方向可以基本上垂直于相应的鳍66和纳米结构55的纵长方向。
在图7A至图7C中，在图6A至图6C所示的结构之上形成第一间隔件层80和第二间隔件层82。随后第一间隔件层80和第二间隔件层82会被图案化，以充当用于形成自对准源极/漏极区的间隔件。在图7A至图7C中，第一间隔件层80形成在：STI区68的顶表面上；纳米结构55的顶表面和侧表面、以及掩模78的顶表面和侧表面上；以及鳍66的侧表面、虚设栅极76的侧表面和虚设栅极电介质71的侧表面上。第二间隔件层82被沉积在第一间隔件层80上。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD进行沉积之类的技术，由氧化硅、氮化硅、或氧氮化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅或氮氧化硅等，并且第二间隔件层82可以通过CVD或ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行针对轻掺杂的源极/漏极(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区50N中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区可以具有约1x1015原子/cm3至约1x1019原子/cm3的杂质浓度范围。可以使用退火来修复注入损坏并且激活所注入的杂质。
在图8A至图8C中，第一间隔件层80和第二间隔件层82被蚀刻以形成第一间隔件81和第二间隔件83。第一间隔件81和第二间隔件83随后会充当用于形成自对准源极/漏极区的间隔件，以及在后续处理期间保护鳍66的侧壁和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、或各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得当图案化第二间隔件层82时第一间隔件层80可以充当蚀刻停止层，并且使得当图案化第一间隔件层80时第二间隔件层82可以充当掩模。可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80充当蚀刻停止层，并且第二间隔件层82的剩余部分形成第二间隔件83，如图8B中所示。此后，当蚀刻第一间隔件层80的暴露部分时，第二间隔件83充当掩模，从而形成第一间隔件81，如图8B和图8C中所示。
如图8B所示，在截面图中，第一间隔件81和第二间隔件83设置在鳍66的侧壁和纳米结构55的侧壁上。如图8C所示，在一些实施例中，在截面图中，可以在与掩模78、虚设栅极76和虚设栅极电介质71相邻的位置处从第一间隔件层80之上去除第二间隔件层82，并且第一间隔件81设置在掩模78的侧壁、虚设栅极76的侧壁和虚设栅极电介质71的侧壁上。在一些实施例中，在图8C中所示的截面图中，第二间隔件层82的一部分可以在与掩模78、虚设栅极76和虚设栅极电介质71相邻的位置处保留在第一间隔件层80之上。
注意，以上公开内容一般性地描述了形成间隔件和LDD区的工艺。可以使用其他工艺和顺序。例如，可以使用更少的或附加的间隔件，可以使用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件层80进行图案化以形成第一间隔件81)，和/或可以形成和去除附加的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A至图9C中，第一凹部86形成在纳米结构55和鳍66中。随后会在第一凹部86中形成外延源极/漏极区。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并且进入鳍66。如图9B所示，STI区68的顶表面可以与第一凹部86的底表面齐平。在一些实施例中，鳍66可以被蚀刻，使得第一凹部86的底表面设置得高于或低于STI区68的顶表面。
此外，在图9A至图9C中，第二凹部87形成在STI区68中。背面电源过孔随后会形成在第二凹部87中。第二凹部87可以延伸到STI区68中，使得第二凹部87的底表面与中间鳍部分57的底表面齐平。在一些实施例中，STI区68可以被蚀刻，使得第二凹部87的底表面设置得高于或低于中间鳍部分57的底表面。形成延伸深度使得第二凹部87的底表面与中间鳍部分57的顶表面齐平或低于中间鳍部分57的顶表面的第二凹部87允许：通过去除核心衬底50A和/或中间鳍部分57来暴露随后形成在第二凹部87中的背面电源过孔。
可以通过使用各向异性蚀刻工艺(例如RIE或NBE等)蚀刻纳米结构55、鳍66和STI区68来形成第一凹部86和第二凹部87。在用于形成第一凹部86和第二凹部87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽部分纳米结构55、部分鳍66和部分STI区68。单个蚀刻工艺或多个蚀刻工艺可以被用来蚀刻纳米结构55的每一层和/或鳍66的每一层；并且STI区68可以与纳米结构55和/或鳍66一起被蚀刻或与纳米结构55和/或鳍66分开被蚀刻。定时蚀刻工艺可以被用来在第一凹部86和第二凹部87达到期望深度之后停止蚀刻。
在图10A至图10C中，多层堆叠64中由第一半导体材料形成的层(例如，第一纳米结构52)的被第一凹部86暴露的部分侧表面被蚀刻，以形成侧壁凹部88。虽然第一纳米结构52的与侧壁凹部88相邻的侧表面在图10C中示出为是直的，但是这些侧表面可以是凹的或凸的。侧表面可以使用各向同性蚀刻工艺(例如湿法蚀刻等)来蚀刻。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用利用四甲基氢氧化铵(TMAH)或氢氧化铵(NH4OH)等的蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11D中，第一内部间隔件90形成在侧壁凹部88中。可以通过在图10A至图10C所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区和栅极结构之间的隔离特征。如将在下面更详细讨论的，源极/漏极区会形成在第一凹部86中，而第一纳米结构52会被相应的栅极结构替代。
可以通过诸如CVD或ALD之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以使用任何合适的材料，例如k值小于约3.5的低介电常数(low-k)材料。然后可以各向异性地蚀刻内部间隔件层，以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或相对于第二纳米结构54的侧壁凹进。
尽管在图11C中，第一内部间隔件90的外侧壁被示出为是直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11D示出了这样的实施例：其中，第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90相对于第二纳米结构54的侧壁凹进。可以通过诸如RIE或NBE之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可以被用来防止随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区(例如，以下关于图12A至图12C所讨论的外延源极/漏极区92)的损坏。
在图12A至图12C中，外延源极/漏极区92形成在第一凹部86中。取决于上下文，源极/漏极区可以单指源极或漏极，也可以统称地指代源极和漏极。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)或分子束外延(MBE)等工艺在第一凹部86中外延生长外延源极/漏极区92。在一些实施例中，外延源极/漏极区92可以对第二纳米结构54施加应力，从而改善性能。如图12C所示，在第一凹部86中形成外延源极/漏极区92，使得每个虚设栅极76设置在外延源极/漏极区92的相应相邻对之间。在一些实施例中，第一间隔件81被用来将外延源极/漏极区92与虚设栅极76分离并且横向间隔开。第一内部间隔件90被用来将外延源极/漏极区92与纳米结构55分开并横向间隔开适当的横向距离，使得外延源极/漏极区92不会与随后形成的所得纳米结构FET的栅极短路。
n型区50N(例如NMOS区)中的外延源极/漏极区92可以通过掩蔽p型区50P(例如PMOS区)来形成。然后，在n型区50N中的第一凹部86中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适于在n型纳米结构FET中形成源极/漏极区的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、或磷化硅等。外延源极/漏极区92可以具有相对于纳米结构55的相应上表面凸起的表面，并且可以具有小平面(facet)。
p型区50P(例如PMOS区)中的外延源极/漏极区92可以通过掩蔽n型区50N(例如NMOS区)来形成。然后，在p型区50P中的第一凹部86中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适于在p型纳米结构FET中形成源极/漏极区的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区92可以包括在第一纳米结构52上施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、或锗锡等。外延源极/漏极区92也可以具有相对于多层堆叠64的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区92、第一纳米结构52、第二纳米结构54、鳍66、和/或核心衬底50A可以被用掺杂剂注入以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，之后进行退火。源极/漏极区的杂质浓度可以在约1x1019原子/cm3至约1x1021原子/cm3之间。用于源极/漏极区的n型杂质和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区92可以在生长期间被原位掺杂。
作为用于在n型区50N和p型区50P中形成外延源极/漏极区92的外延工艺的结果，外延源极/漏极区92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得同一纳米结构FET的相邻的外延源极/漏极区92合并。在一些实施例中，相邻的外延源极/漏极区92在外延工艺完成之后保持分离，如图12B所示。在图12B所示的实施例中，第一间隔件81可以形成为延伸到STI区68的顶表面，从而阻挡外延源极/漏极区92的外延生长。在一些实施例中，第一间隔件81可以覆盖纳米结构55的部分侧壁，从而进一步阻挡外延生长。在一些实施例中，用于形成第一间隔件81的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长区延伸到STI区68的顶表面。
外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成并且可以被掺杂为具有不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A的掺杂剂浓度可以小于第二半导体材料层92B并且大于第三半导体材料层92C。在其中外延源极/漏极区92包括三个半导体材料层的实施例中，第一半导体材料层92A可以被沉积，第二半导体材料层92B可以被沉积在第一半导体材料层92A之上，并且第三半导体材料层92C可以被沉积在第二半导体材料层92B之上。
在图13A至图13C中，第一层间电介质(ILD)96被沉积在图12A至图12C所示的结构之上。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括PSG、BSG、BPSG或USG等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区92、掩模78、第一间隔件81、第二间隔件83和STI区68之间。CESL 94可以包括电介质材料(例如，氮化硅、氧化硅、或氮氧化硅等)，该电介质材料具有与上面的第一ILD 96的材料不同的蚀刻速率。
在图14A至图14C中，诸如CMP之类的平坦化工艺被执行，以使第一ILD 96的顶表面与虚设栅极76的顶表面或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76的顶表面、第一间隔件81的顶表面、第一ILD 96的顶表面和CESL 94的顶表面在工艺变化内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96和CESL 94被暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面和CESL 94的顶表面与掩模78的顶表面和第一间隔件81的顶表面齐平。
在图15A至图15C中，虚设栅极76和掩模78(如果存在的话)在用于形成凹部98的一个或多个蚀刻步骤中被去除。虚设栅极电介质71的在凹部98中的部分也可以被去除。在一些实施例中，虚设栅极76和虚设栅极电介质71通过各向异性干法蚀刻工艺来去除。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 96、CESL 94或第一间隔件81更快的速率选择性地蚀刻虚设栅极76和/或虚设栅极电介质71。每个凹部98暴露纳米结构55的一些部分和/或在这些部分上面，这些部分在随后完成的纳米结构FET中充当沟道区。纳米结构55的充当沟道区的部分设置在外延源极/漏极区92的相邻对之间。在去除期间，虚设栅极电介质71在虚设栅极76被蚀刻时可以被用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图16A至图16C中，第一纳米结构52被去除以使凹部98延伸。第一纳米结构52可以通过执行使用对第一纳米结构52的材料具有选择性的蚀刻剂的各向同性蚀刻工艺(例如湿法蚀刻等)来去除，同时第二纳米结构54、上部鳍部分58、STI区68、第一ILD 96、CESL 94和第一间隔件81与第一纳米结构52相比保持相对未被蚀刻。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)或氢氧化铵(NH4OH)等来去除第一纳米结构52。
在图17A至图17C中，栅极电介质层100和栅极电极102被形成以用于替换栅极。栅极电介质层100被共形地沉积在凹部98中。栅极电介质层100可以形成在上部鳍部分58的顶表面和侧表面上、以及第二纳米结构54的顶表面、侧表面和底表面上。栅极电介质层100还可以被沉积在第一ILD 96的、CESL 94的、第一间隔件81的和STI区68的顶表面上、以及第一间隔件81的和第一内部间隔件90的侧表面上。
在一些实施例中，栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质层100可以包括氧化硅层和在氧化硅层之上的金属氧化物层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层100的结构在n型区50N和p型区50P中可以相同，也可以不同。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD和PECVD等。
栅极电极102被沉积在栅极电介质层100之上，并且填充凹部98的剩余部分。栅极电极102可以包括含金属的材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17A和图17C中示出了单层的栅极电极102，但是栅极电极102可以包括任何数量的衬垫层、任何数量的功函数调整层和填充材料。在n型区50N和p型区50P中，构成栅极电极102的层的任何组合可以被沉积在相邻的第二纳米结构54之间以及第二纳米结构54A和上部鳍部分58之间。
在n型区50N和p型区50P中形成栅极电介质层100可以同时发生，使得每个区中的栅极电介质层100由相同的材料形成，并且形成栅极电极102可以同时发生，使得每个区中的栅极电极102由相同的材料形成。在一些实施例中，每个区中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同的层数。每个区中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区。
在填充凹部98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层100的过量部分和栅极电极102的过量部分，这些过量部分位于第一ILD 96的顶表面之上。栅极电极102的剩余部分和栅极电介质层100的剩余部分形成所得纳米结构FET的替换栅极结构。栅极电极102和栅极电介质层100可以被统称为“栅极结构”。
在图18A至图18C中，图案化光致抗蚀剂104形成在第一ILD 96上并且被用来形成凹部106，该凹部106延伸穿过第一ILD 96、CESL 94、栅极电极102和栅极电介质层100。如图18A和图18B所示，凹部106可以暴露STI区68。图案化光致抗蚀剂104可以通过以下方式来形成：使用旋涂等在第一ILD 96、CESL 94、第一间隔件81、栅极电极102和栅极电介质层100之上沉积光致抗蚀剂层(未单独示出)。然后可以通过将光致抗蚀剂层暴露于图案化的能量源(例如，图案化的光源)并且使光致抗蚀剂层显影以去除光致抗蚀剂层的暴露部分或未暴露部分，来图案化光致抗蚀剂层，从而形成图案化光致抗蚀剂104。第一ILD 96、CESL 94、栅极电极102和栅极电介质层100可以通过合适的蚀刻工艺(例如各向异性蚀刻工艺)而被图案化，以将图案化光致抗蚀剂104的图案转移到第一ILD96、CESL 94、栅极电极102和栅极电介质层100。在一些实施例中，蚀刻工艺可以包括RIE、NBE等或其组合。如图18A所示，栅极电极102和栅极电介质层100可以被图案化，以形成暴露STI区68的顶表面的凹部106。如图18B所示，第一ILD 96和CESL 94可以被图案化，以形成暴露STI区68的顶表面的凹部106。尽管与凹部106相邻的外延源极/漏极区92的侧表面被示为被暴露，但是在一些实施例中，图案化光致抗蚀剂104和凹部106可以被提供为使得外延源极/漏极区92的侧表面保持被CESL 94和/或第一ILD 96覆盖。凹部106被示为形成在纳米结构FET的相邻区(例如，n型区50N和p型区50P)中的外延源极/漏极区92之间以及栅极电极102和栅极电介质层100的一些部分之间。在一些实施例中，凹部106可以形成在纳米结构FET的相同区中的外延源极/漏极区92之间和/或栅极电极102和栅极电介质层100之间(例如，n型区50N或p型区50P中的外延源极/漏极区92之间和/或栅极电极102与栅极电介质层100之间)。
在图19A至图19C中，图案化光致抗蚀剂104被去除，并且背面电源过孔112形成在凹部106中。图案化光致抗蚀剂104可以通过可接受的灰化工艺等被去除。每个背面电源过孔112包括衬垫层108和在衬垫层108上的导电填充材料110。背面电源过孔112可以被用来将外延源极/漏极区92电耦合到形成在纳米结构FET的背面的背面互连结构。
衬垫层108被共形地沉积在凹部106中。衬垫层108可以形成在STI区68的、第一ILD96的、CESL 94的、第一间隔件81的、栅极电极102的和栅极电介质层100的顶表面以及CESL94的、第一ILD 96的、外延源/漏区92的、栅极电极102的和栅极电介质层100的侧表面上。衬垫层108可以通过ALD、CVD或PECVD等来沉积。在一些实施例中，衬垫层108可以包括氮化硼，例如无定形氮化硼(a-BN)或六方氮化硼(h-BN)等。由氮化硼形成衬垫层108允许衬垫层108将导电填充材料110与相邻材料和/或结构电隔离，并且防止材料从导电填充材料110扩散到相邻材料和/或结构。这允许衬垫层108采用单个层，而不是采用多个层，这减少了用于包括衬垫层108和导电填充材料110的背面电源过孔112的处理时间，减少了成本，减少了器件缺陷，减小了特征尺寸，并且增加了特征密度。氮化硼具有比替代材料改进的击穿电压和更低的电容，这在包括背面电源过孔112的器件中提供了减少的缺陷、更低的RC延迟、以及改进的性能。在约300℃至约400℃范围内的操作温度下，氮化硼是铜(其可以用于导电填充材料110)的良好扩散阻挡物。提供由作为金属扩散阻挡物的氮化硼形成的衬垫层108允许更多种类的材料被用于导电填充材料110。例如，导电填充材料110可以由具有高导电性的铜形成。这允许背面电源过孔112具有减小的电阻和改进的器件性能。
用于形成衬垫层108的前体可以包括：含硼前体，例如硼烷氨(BNH6)、环硼氮烷(B3N3H6)、硼烷(BH3)或这些的组合等；以及含氮前体，例如氮(N2)、氨(NH3)、氮和氢(H2)的组合、或这些的组合等。衬垫层108可以通过使含硼前体和含氮前体流入反应室并且激活反应室中的等离子体来沉积。含硼前体可以是具有高扩散系数的相对小的轻化合物，使得衬垫层108被沉积为高度共形层。在一些实施例中，此沉积工艺可以将衬垫层108沉积为无定形氮化硼。在其中衬垫层108包括无定形氮化硼的实施例中，衬垫层108可能不具有如通过拉曼位移所测量的主峰。在其中衬垫层108包括无定形氮化硼的实施例中，衬垫层108中的氮原子与衬垫层108中的硼原子的比率可以在约0.9至约1.1的范围内。衬垫层108中的氢浓度可以在约1.0原子重量％至约8.0原子重量％的范围内。在衬垫层108中提供大于该规定范围的氮原子与硼原子的比率或大于该规定范围的氢浓度可能会增加通过衬垫层108的泄漏。在衬垫层108中提供小于该规定范围的氮原子与硼原子的比率或小于该规定范围的氢浓度可能会降低衬垫层108的稳定性。
可以执行沉积后处理，以将沉积的无定形氮化硼转化为六方氮化硼。在一些实施例中，在大于约400℃的温度下的热退火可以被用来将无定形氮化硼转化为六方氮化硼。在一些实施例中，等离子体工艺可以被用来将无定形氮化硼转化为六方氮化硼。例如，在一些实施例中，在衬垫层108被沉积之后，诸如氮(N2)、氨(NH3)、氮与氢(H2)的组合、氦(He)、氩(Ar)或这些的组合等的前体可以流过衬垫层108，并且可以在反应室中激活等离子体以将所沉积的无定形氮化硼转化为六方氮化硼。等离子体工艺可以用范围从约1000W至约4500W的等离子体功率来执行。在其中衬垫层108包括六方氮化硼的实施例中，衬垫层108可以具有在约1560cm-1至约1590cm-1和约2600cm-1至约2680cm-1处的主峰(如通过拉曼位移测量的)。在其中衬垫层108包括六方氮化硼的实施例中，衬垫层108中的氮原子与衬垫层108中的硼原子的比率可以在约1.0至约1.2的范围内。衬垫层108中的氢浓度可以小于约8.0原子重量％。在衬垫层108中提供大于该规定范围的氮原子与硼原子的比率或大于该规定范围的氢浓度可能会增加通过衬垫层108的泄漏。在衬垫层108中提供小于该规定范围的氮原子与硼原子的比率可能会降低衬垫层108的稳定性。降低衬垫层108中的氢浓度改善了衬垫层108的稳定性。将衬垫层108的材料从无定形氮化硼转化为六方氮化硼改善了衬垫层108的导热性，这改善了通过背面电源过孔112的散热。
衬垫层108可以具有约0.5nm至约50nm范围内的厚度。提供具有该规定厚度的衬垫层108提供了足够的材料以提供电绝缘和金属扩散阻挡物的益处，同时使衬垫层108的厚度最小化。这允许了背面电源过孔112的更小的特征尺寸和更大的密度，同时提供了背面电源过孔112和相邻结构之间的隔离。
导电填充材料110被沉积在衬垫层108上。导电填充材料110可以通过沉积种子层(未单独示出)并且在种子层之上电镀导电填充材料110的剩余部分并填充凹部106来形成。导电填充材料110可以包括铜、钴、钨或其组合等。种子层可以包括铜或铜合金等。如图19A至图19C所示，导电填充材料110可以形成为与衬垫层108直接接触。衬垫层108充当金属扩散阻挡物，使得更多种类的材料可以用于导电填充材料110。更具体地，诸如铜之类的材料可以用于导电填充材料110，这减小了导电填充材料110的电阻，减小了RC延迟，并且导致了改善的器件性能。
在图20A至图20D中，背面电源过孔112被回蚀刻，并且过孔帽盖114形成在背面电源过孔112之上。图20D示出了俯视图，其中过孔帽盖114被省略。在一些实施例中，可以通过诸如CMP之类的平坦化工艺、回蚀刻工艺或其组合等来回蚀刻背面电源过孔112。平坦化工艺之后可以是回蚀刻工艺，用于使导电填充材料110的顶表面凹陷得低于衬垫层108的、第一ILD 96的、CESL 94的、第一间隔件81的、栅极电介质层100的和栅极电极102的顶表面。
在通过回蚀刻导电填充材料110形成的凹部中的导电填充材料110上形成过孔帽盖114。过孔帽盖114可以在衬垫层108的相对侧表面之间延伸。在一些实施例中，衬垫层108也可以被回蚀刻，并且过孔帽盖114可以在栅极电极102的相对表面和第一ILD 96的相对表面之间延伸。过孔帽盖114可以包括导电阻挡材料，例如，氮化钽、钴、其组合或其多层等。过孔帽盖114可以是扩散阻挡物，其防止从导电填充材料110的扩散。源极/漏极接触件可以随后形成在过孔帽盖114上，并且因此过孔帽盖114可以由导电材料形成。过孔帽盖114可以通过诸如CVD、ALD或PVD等工艺形成，之后是平坦化工艺，用于去除过孔帽盖114的在衬垫层108、第一ILD 96、CESL 94、第一间隔件81、栅极电极102和栅极电介质层100之上延伸的过量部分。
如图20D所示，背面电源过孔112可以形成在相邻的鳍66之间。背面电源过孔112可以在平行于鳍66并垂直于栅极电极102的方向上延伸。背面电源过孔112可以延伸穿过相邻的栅极电极102和第一ILD 96的与这些栅极电极102相邻的部分。虽然背面过孔112在俯视图中被示为矩形，但是在一些实施例中，背面过孔112可以是圆形的，或者可以具有任何其他合适的形状。
在图21A至图21C中，栅极结构(包括栅极电介质层100和栅极电极102)被凹陷，使得凹部直接形成在栅极结构之上和第一间隔件81的相对部分之间。包括一层或多层电介质材料(例如，氮化硅或氮氧化硅等)的栅极帽盖116被填充在凹部中，随后进行平坦化工艺以去除电介质材料的在第一ILD 96、CESL 94、第一间隔件81和过孔帽盖114之上延伸的过量部分。随后形成的栅极接触件(例如，栅极接触件128，下面参考图23A至图23C进行讨论)穿透栅极帽盖116以接触栅极电极102的顶表面。
如图21A至图21C进一步所示，第二ILD 118被沉积在第一ILD 96、栅极帽盖116、过孔帽盖114、第一间隔件81和CESL 94之上。在一些实施例中，第二ILD 118是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 118由电介质材料(例如，PSG、BSG、BPSG或USG等)形成，并且可以通过任何合适的方法(例如CVD或PECVD)等来沉积。
在图22A至图22C中，第二ILD 118、第一ILD 96、CESL 94和栅极帽盖116被蚀刻以形成凹部120，该凹部120暴露外延源极/漏极区92的、过孔帽盖114的和/或栅极结构的表面。可以通过使用各向异性蚀刻工艺(例如RIE或NBE等)进行蚀刻来形成凹部120。在一些实施例中，凹部120可以使用第一蚀刻工艺被蚀刻穿过第二ILD 118和第一ILD 96；可以使用第二蚀刻工艺被蚀刻穿过栅极帽盖114；并且可以使用第三蚀刻工艺被蚀刻穿过CESL 94。可以在第二ILD 118之上形成掩模(例如光致抗蚀剂)并使其图案化，用于在蚀刻工艺中掩蔽第二ILD 118的一些部分。在一些实施例中，蚀刻工艺可以是过蚀刻，并且凹部120可以延伸到外延源极/漏极区92、过孔帽盖114和/或栅极结构中。凹部120的底表面可以与外延源极/漏极区92、过孔帽盖114和/或栅极结构的顶表面齐平(例如，在相同的水平上，或与核心衬底50A具有相同的距离)，或低于这些顶表面(例如，更靠近核心衬底50A)。尽管图22C示出了凹部120在相同截面中暴露外延源极/漏极区92和栅极结构，但是在一些实施例中，外延源极/漏极区92和栅极结构可以在不同截面中被暴露，从而降低了随后形成的接触件短路的风险。
在形成凹部120之后，在外延源极/漏极区92之上形成硅化物区122。在一些实施例中，通过首先沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗)反应的金属(未单独示出)以在外延源极/漏极区92的暴露部分之上形成硅化物区或锗化物区，来形成硅化物区122。金属可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。在金属被沉积之后，执行热退火工艺以形成硅化物区122。然后例如通过蚀刻工艺来去除金属的未反应部分。虽然硅化物区122被称为硅化物区，但硅化物区122可以是锗化物区或锗化硅区(例如，包括硅化物和锗化物的区)等。在一些实施例中，硅化物区122包括厚度在约2nm至约10nm范围内的TiSi。
在图23A至图23C中，第一源极/漏极接触件126、第二源极/漏极接触件128和栅极接触件129(也称为接触插塞)形成在凹部120中。第一源极/漏极接触件126、第二源极/漏极接触件128和栅极接触件129可以各自包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，第一源极/漏极接触件126、第二源极/漏极接触件128和栅极接触件129各自包括阻挡层和导电材料，并且各自电耦合到下面的导电特征(例如，栅极电极102、外延源极/漏极区92和/或背面电源过孔112)。第一源极/漏极接触件126通过硅化物区122电耦合到外延源极/漏极区92，并且通过过孔帽盖114电耦合到背面电源过孔112。第二源极/漏极接触件128通过硅化物区122电耦合到外延源极/漏极区92。栅极接触件129电耦合到栅极电极102。阻挡层可以包括钛、氮化钛、钽或氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 118的表面去除过量的材料。
外延源极/漏极区92、第二纳米结构54和栅极结构(包括栅极电介质层100和栅极电极102)统称为晶体管结构109。晶体管结构109可以形成在器件层中，其中第一互连结构(例如下面参考图24A至图24C讨论的正面互连结构130)形成在其正面上，并且第二互连结构(例如下面参考图27A至图27C讨论的背面互连结构170)形成在其背面上。虽然器件层被描述为具有纳米结构FET，但是其他实施例可以包括具有不同类型的晶体管(例如，平面FET、FinFET或薄膜晶体管(TFT)等)的器件层。
尽管图23A至图23C示出了延伸到每个外延源极/漏极区92的第二源极/漏极接触件128，但是可以从某些外延源极/漏极区92中省略第二源极/漏极接触件128。例如，如下面更详细解释的，导电特征(例如，背面线、过孔或电源轨)可以随后通过背面电源过孔112和第一源极/漏极接触件126电耦合到一个或多个外延源极/漏极区92。对于这些特定的外延源极/漏极区92，可以省略第二源极/漏极接触件128，或者第二源极/漏极接触件128可以是不电连接到任何上面的导电线(例如下文参照图24C至图24C讨论的导电特征134)的虚设接触件。
图24A至图27C示出了在晶体管结构109上形成正面互连结构130(图24A至图24C中示出)和背面互连结构170(图27A到27C中示出)的中间步骤。正面互连结构130和背面互连结构170可以各自包括电耦合到纳米结构FET的导电特征。图24A、图25A、图26A和图27A示出了图1所示的参考截面A-A’。图24B、图25B、图26B和图27B示出了图1所示的参考截面B-B’。图24C、图25C、图26C和图27C示出了图1所示的参考截面C-C’。图24C、图25C、图26C和图27C中描述的工艺步骤可以应用于n型区50N和p型区50P两者。如上所述，背面导电特征(例如，背面过孔、线或电源轨)可以连接到一个或多个外延源极/漏极区92。如此，第二源极/漏极接触件128可以可选地从外延源极/漏极区92中省略。
在图24A至图24C中，正面互连结构130形成在第二ILD 118上。正面互连结构130可以被称为正面互连结构，是因为其形成在晶体管结构109的正面(例如，晶体管结构109的其上形成有源器件的一侧)。
正面互连结构130可以包括形成在一个或多个堆叠电介质层132中的一层或多层的导电特征134。堆叠电介质层132中的每一个可以包括电介质材料，例如，低k电介质材料或超低k(ELK)电介质材料等。可以使用诸如CVD、ALD、PVD或PECVD之类的适当工艺来沉积电介质层132。
导电特征134可以包括导线和使导线层互连的导电过孔。导电过孔可以延伸穿过相应的电介质层132，以提供导线层之间的竖直连接。导电特征134可以通过任何可接受的工艺形成，例如镶嵌工艺或双镶嵌工艺等。
在一些实施例中，可以使用镶嵌工艺来形成导电特征134，在该工艺中，利用光刻技术和蚀刻技术的组合来图案化相应电介质层132以形成与导电特征134的期望图案相对应的沟槽。可以沉积可选的扩散阻挡物和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝或其组合等。在一个实施例中，通过沉积铜或铜合金的种子层并且通过电镀填充沟槽来形成导电特征134。化学机械平坦化(CMP)工艺等可以被用来从相应的电介质层132的表面去除过量的导电材料并且使电介质层132和导电特征134的表面平坦化以用于后续处理。
图24A至图24C示出了正面互连结构130中的五层的导电特征134和电介质层132。然而，应了解，正面互连结构130可以包括设置在任何数量的电介质层132中的任何数量的导电特征134。正面互连结构130可以电连接到第一源极/漏极接触件126、第二源极/漏极接触件128和栅极接触件129以形成功能电路。在一些实施例中，由正面互连结构130形成的功能电路可以包括逻辑电路、存储器电路或图像传感器电路等。
在图25A至图25C中，载体衬底150通过第一键合层152A和第二键合层152B(统称为键合层152)键合到正面互连结构130的顶表面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底或晶圆(例如，硅晶圆)等。载体衬底150可以在随后的处理步骤期间和在完成的器件中提供结构支撑。
在各种实施例中，可以使用合适的技术(例如，电介质到电介质键合等)将载体衬底150键合到正面互连结构130。电介质到电介质键合可以包括在正面互连结构130上沉积第一键合层152A。在一些实施例中，第一键合层152A包括通过CVD、ALD或PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。类似地，第二键合层152B可以是在使用例如CVD、ALD、PVD或热氧化等的键合之前在载体衬底150的表面上形成的氧化物层。其他合适的材料可以用于第一键合层152A和第二键合层152B。
电介质到电介质键合工艺还可以包括对第一键合层152A和第二键合层152B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理还可以包括清洁工艺(例如，使用去离子水等的冲洗)，该清洁工艺可以被施加到一个或多个键合层152。然后，将载体衬底150与正面互连结构130对准，并且将两者彼此压靠以启动载体衬底150到正面互连结构130的预键合。预键合可以在室温(例如，在约21℃和约25℃之间)下进行。在预键合之后，可以通过例如将正面互连结构130和载体衬底150加热到约170℃的温度来应用退火工艺。
此外，在图25A至图25C中，在将载体衬底150键合到正面互连结构130之后，可以将器件翻转以使得晶体管结构109的背面朝上。晶体管结构109的背面可以指与晶体管结构109的正面(有源器件形成在晶体管结构109的正面)相反的一侧。
在图26A至图26C中，对核心衬底50A的背面应用减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨或CMP等)、回蚀工艺或其组合等。减薄工艺可以去除核心衬底50A、下部鳍部分56、中间鳍部分57和部分STI区68，并且可以暴露上部鳍部分58和背面电源过孔112的与正面互连结构130相反的表面。如图26A至图26C所示，在减薄工艺之后，上部鳍部分58、STI区68、背面电源过孔112、CESL 94和第一ILD96的背面表面可以彼此齐平。
在图27A至图27C中，背面互连结构170形成在上部鳍部分58、STI区68、背面电源过孔112、CESL 94和第一ILD 96上。背面互连结构170可以被称为背面互连结构，是因为其形成在晶体管结构109的背面(例如，晶体管结构109的与其上形成有源器件的晶体管结构109的一侧相反的一侧)。背面互连结构170包括电介质层172、电介质层176、钝化层180、导线174、导电特征178、UBM 182和外部连接件184。导线174和电介质层172形成在上部鳍部分58、STI区68、背面电源过孔112、CESL94和第一ILD 96上。电介质层172可以通过与电介质层132相同或相似的工艺和材料形成。
导线174形成在电介质层172中。形成导线174可以包括使用例如光刻工艺和蚀刻工艺的组合在电介质层172中图案化凹部。电介质层172中的凹部的图案可以对应于导线164的图案。然后通过在凹部中沉积导电材料来形成导线174。在一些实施例中，导线174包括金属层，其可以是单单个层，也可以是包括由不同材料形成的多个子层的复合层。在一些实施例中，导线174包括铜、铝、钴、钨、钛、钽或钌等。在用导电材料填充凹部之前，可以沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽或氧化钛等。可使用例如CVD、ALD、PVD、或镀敷等形成导线174。导线174通过背面电源过孔112和第一源极/漏极接触件126电耦合到外延源极/漏极区92。可以执行平坦化工艺(例如，CMP、研磨或回蚀刻等)以去除导电线174的形成在电介质层172之上的过量部分。
在一些实施例中，导线174是电源轨，这些电源轨是将外延源极/漏极区92电连接到参考电压或供电电压等的导线。通过将电源轨放置在所得的半导体管芯的背面而不是半导体管芯的正面，可以实现多个优点。例如，可以增加纳米结构FET的栅极密度和/或正面互连结构130的互连密度。此外，半导体管芯的背面可以容纳更宽的电源轨，从而降低电阻并且提高向纳米结构FET的功率传送效率。例如，导线174的宽度可以是正面互连结构130的第一级导线(例如，导电特征134)的宽度的至少两倍。
背面互连结构170包括类似于正面互连结构130的导电特征和电介质层。例如，背面互连结构170可以包括由与正面互连结构130相同或相似的材料和工艺形成的导电特征和电介质层。背面互连结构170可以包括形成在堆叠电介质层176中的导电特征178的堆叠层。导电特征178可以包括导线(例如，用于向和从随后形成的接触焊盘和导电连接件进行路由，例如UBM 182和外部连接件184)。导电特征178可以包括在电介质层176中延伸的导电过孔，以提供导线的堆叠层之间的竖直互连。导电特征178可以包括一个或多个嵌入的无源器件，例如，电阻器、电容器或电感器等。嵌入的无源器件可以与导线174(例如，电源轨)集成，以在纳米结构FET的背面提供电路(例如，电源电路)。
钝化层180、UBM 182和外部连接件184形成在电介质层176和导电特征178上。钝化层180可以包括诸如PBO、聚酰亚胺、BCB之类的聚合物。在一些实施例中，钝化层180可以包括非有机电介质材料，例如氧化硅、氮化硅、碳化硅或氮氧化硅等。钝化层180可以通过例如CVD、PVD或ALD等沉积。
UBM 182穿过钝化层180形成到导电特征178，并且外部连接件184形成在UBM 182上。UBM 182可以包括一层或多层的铜、镍或金等，它们通过镀敷工艺等形成。外部连接件184(例如，焊球)形成在UBM 182上。外部连接件184的形成可以包括将焊球放置在UBM 182的暴露部分上并回流焊球。在一些实施例中，外部连接件184的形成包括执行镀敷步骤以在最靠上的导电特征178上形成焊料区，并且然后回流所述焊料区。UBM 182和外部连接件184可以被用来提供到其他电气部件的输入/输出连接，所述其他电气部件为例如其他器件管芯、再分布结构、印刷电路板(PCB)或母板等。UBM 182和外部连接件184也可以被称为背面输入/输出焊盘，其可以向上述纳米结构FET提供信号、供电电压和/或接地连接。
已经描述为用于背面电源过孔112的衬垫层108和导电填充材料110的材料和工艺可以用于第一源极/漏极接触件126、第二源极/漏极接触件128、栅极接触件129、导电特征134、导线174和/或导电特征178中的任何一个。将用于形成背面电源过孔112的材料和工艺结合到其他特征(例如，第一源极/漏极接触件126、第二源极/漏极接触件128、栅极接触件129、导电特征134、导线174和/或导电特征178)中可以提供与关于背面电源过孔112所描述的那些类似的改进，例如，减小的泄漏、减小的电容、减小的电阻、改善的RC延迟、改善的金属扩散阻挡物、减小的特征尺寸、改善的散热。
实施例可以实现多个优点。例如，形成包括由氮化硼材料形成的衬垫层108的背面电源过孔112允许衬垫层108充当扩散阻挡层和电绝缘层。这减小了背面电源过孔112的特征尺寸，减少了用于形成背面电源过孔112的工艺步骤，减少了器件缺陷，并且降低了成本。衬垫层108可以提供改善的击穿电压、减少的泄漏和减少的电容。在一些实施例中，衬垫层108还可以提供改善的散热。形成规定材料的衬垫层108允许在选择可以用于导电填充材料110的材料时具有更大的灵活性。例如，导电填充材料110可以由诸如铜之类的具有良好导电性的材料形成。这减小了背面电源过孔112中的电阻并且提高了器件性能。
根据一个实施例，半导体器件包括：导电特征，所述导电特征与栅极结构相邻；电介质层，所述电介质层在所述导电特征和所述栅极结构上；金属过孔，所述金属过孔嵌入在所述电介质层中；以及衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。在一个实施例中，所述衬垫层包括无定形氮化硼。在一个实施例中，所述衬垫层包括六方氮化硼。在一个实施例中，所述金属过孔包括铜。在一个实施例中，所述衬垫层在所述金属过孔和所述栅极结构之间并且与所述金属过孔和所述栅极结构接触。在一个实施例中，所述半导体器件还包括源极/漏极接触件，所述源极/漏极接触件电耦合到所述导电特征和所述金属过孔。在一个实施例中，所述半导体器件还包括帽盖层，所述帽盖层在所述金属过孔上并且在所述衬垫层的相对侧壁之间延伸，其中，所述帽盖层包括氮化钽。
根据另一实施例，器件包括：晶体管结构，所述晶体管结构包括与栅极结构相邻的源极/漏极区；以及过孔，所述过孔电耦合到所述源极/漏极区，所述过孔延伸穿过所述栅极结构，所述过孔包括与所述栅极结构实体接触的衬垫层，并且其中，所述衬垫层包括氮化硼。在一个实施例中，所述衬垫层选自无定形氮化硼或六方氮化硼。在一个实施例中，所述衬垫层与所述栅极结构的栅极电极和栅极电介质层实体接触。在一个实施例中，所述过孔的顶表面与所述栅极结构的顶表面齐平。在一个实施例中，所述器件还包括源极/漏极接触件，所述源极/漏极接触件将所述源极/漏极区电耦合到所述过孔。在一个实施例中，所述器件还包括：第一互连结构，所述第一互连结构在所述晶体管结构的正面；以及第二互连结构，所述第二互连结构在所述晶体管结构的与所述第一互连结构相反的背面，所述第二互连结构包括背面电源轨，所述背面电源轨通过所述过孔和所述源极/漏极接触件电耦合到所述源极/漏极区。在一个实施例中，所述过孔延伸穿过层间电介质层，并且所述衬垫层与所述层间电介质层实体接触。
根据又一实施例，方法包括：在衬底上提供晶体管结构；在所述晶体管结构上形成电介质层；蚀刻穿过所述电介质层，以形成凹部；以及在所述凹部中形成过孔，形成所述过孔包括：沉积衬垫层，所述衬垫层在所述凹部中并且对所述电介质层的侧表面进行衬垫，用于所述衬垫层的前体包括含硼前体和含氮前体；以及沉积导电填充材料，所述导电填充材料在所述衬垫层上并且与所述衬垫层接触，所述导电填充材料填充所述凹部。在一个实施例中，蚀刻穿过所述电介质层以形成所述凹部的操作蚀刻穿过所述晶体管结构的栅极结构。在一个实施例中，所述含硼前体选自硼烷氨(BNH6)、环硼氮烷(B3N3H6)和硼烷(BH3)，并且所述含氮前体选自氮(N2)和氨(NH3)。在一个实施例中，所述方法还包括在所述晶体管结构的源极/漏极区和所述过孔上形成源极/漏极接触件，所述源极/漏极接触件电耦合到所述源极/漏极区和所述过孔。在一个实施例中，所述方法还包括使所述衬底减薄，以暴露所述导电填充材料。在一个实施例中，所述衬垫层被沉积为无定形氮化硼，所述方法还包括对所述衬垫层进行处理，以将所述衬垫层的材料从无定形氮化硼转化为六方氮化硼。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且它们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：导电特征，所述导电特征与栅极结构相邻；电介质层，所述电介质层在所述导电特征和所述栅极结构上；金属过孔，所述金属过孔嵌入在所述电介质层中；以及衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。
示例2.根据权利要求1所述的半导体器件，其中，所述衬垫层包括无定形氮化硼。
示例3.根据权利要求1所述的半导体器件，其中，所述衬垫层包括六方氮化硼。
示例4.根据权利要求1所述的半导体器件，其中，所述金属过孔包括铜。
示例5.根据权利要求1所述的半导体器件，其中，所述衬垫层在所述金属过孔和所述栅极结构之间并且与所述金属过孔和所述栅极结构接触。
示例6.根据权利要求1所述的半导体器件，还包括：源极/漏极接触件，所述源极/漏极接触件电耦合到所述导电特征和所述金属过孔。
示例7.根据权利要求1所述的半导体器件，还包括：帽盖层，所述帽盖层在所述金属过孔上并且在所述衬垫层的相对侧壁之间延伸，其中，所述帽盖层包括氮化钽。
示例8是一种半导体器件，包括：晶体管结构，所述晶体管结构包括与栅极结构相邻的源极/漏极区；以及过孔，所述过孔电耦合到所述源极/漏极区，其中，所述过孔延伸穿过所述栅极结构，其中，所述过孔包括与所述栅极结构实体接触的衬垫层，并且其中，所述衬垫层包括氮化硼。
示例9.根据权利要求8所述的器件，其中，所述衬垫层是无定形氮化硼或六方氮化硼。
示例10.根据权利要求8所述的器件，其中，所述衬垫层与所述栅极结构的栅极电极和栅极电介质层实体接触。
示例11.根据权利要求8所述的器件，其中，所述过孔的顶表面与所述栅极结构的顶表面齐平。
示例12.根据权利要求8所述的器件，还包括：源极/漏极接触件，所述源极/漏极接触件将所述源极/漏极区电耦合到所述过孔。
示例13.根据权利要求12所述的器件，还包括：第一互连结构，所述第一互连结构在所述晶体管结构的正面；以及第二互连结构，所述第二互连结构在所述晶体管结构的与所述第一互连结构相反的背面，所述第二互连结构包括背面电源轨，所述背面电源轨通过所述过孔和所述源极/漏极接触件电耦合到所述源极/漏极区。
示例14.根据权利要求8所述的器件，其中，所述过孔延伸穿过层间电介质层，并且其中，所述衬垫层与所述层间电介质层实体接触。
示例15是一种形成半导体器件的方法，包括：在衬底上提供晶体管结构；在所述晶体管结构上形成电介质层；蚀刻穿过所述电介质层，以形成凹部；以及在所述凹部中形成过孔，其中，形成所述过孔包括：沉积衬垫层，所述衬垫层在所述凹部中并且对所述电介质层的侧表面进行衬垫，其中，用于所述衬垫层的前体包括含硼前体和含氮前体；以及在所述衬垫层上沉积导电填充材料，所述导电填充材料填充所述凹部。
示例16.根据权利要求15所述的方法，其中，蚀刻穿过所述电介质层以形成所述凹部的操作蚀刻穿过所述晶体管结构的栅极结构。
示例17.根据权利要求15所述的方法，其中，所述含硼前体选自硼烷氨(BNH6)、环硼氮烷(B3N3H6)和硼烷(BH3)，并且其中，所述含氮前体选自氮(N2)和氨(NH3)。
示例18.根据权利要求15所述的方法，还包括：在所述晶体管结构的源极/漏极区和所述过孔上形成源极/漏极接触件，所述源极/漏极接触件电耦合到所述源极/漏极区和所述过孔。
示例19.根据权利要求15所述的方法，还包括：使所述衬底减薄，以暴露所述导电填充材料。
示例20.根据权利要求15所述的方法，其中，所述衬垫层被沉积为无定形氮化硼，其中，所述方法还包括：对所述衬垫层进行处理，以将所述衬垫层的材料从无定形氮化硼转化为六方氮化硼。

Claims (10)

1.一种半导体器件，包括：
导电特征，所述导电特征与栅极结构相邻；
电介质层，所述电介质层在所述导电特征和所述栅极结构上；
金属过孔，所述金属过孔嵌入在所述电介质层中；以及
衬垫层，所述衬垫层在所述金属过孔和所述电介质层之间并且与所述金属过孔和所述电介质层接触，其中，所述衬垫层是氮化硼。
2.根据权利要求1所述的半导体器件，其中，所述衬垫层包括无定形氮化硼。
3.根据权利要求1所述的半导体器件，其中，所述衬垫层包括六方氮化硼。
4.根据权利要求1所述的半导体器件，其中，所述金属过孔包括铜。
5.根据权利要求1所述的半导体器件，其中，所述衬垫层在所述金属过孔和所述栅极结构之间并且与所述金属过孔和所述栅极结构接触。
6.根据权利要求1所述的半导体器件，还包括：源极/漏极接触件，所述源极/漏极接触件电耦合到所述导电特征和所述金属过孔。
7.根据权利要求1所述的半导体器件，还包括：帽盖层，所述帽盖层在所述金属过孔上并且在所述衬垫层的相对侧壁之间延伸，其中，所述帽盖层包括氮化钽。
8.一种半导体器件，包括：
晶体管结构，所述晶体管结构包括与栅极结构相邻的源极/漏极区；以及
过孔，所述过孔电耦合到所述源极/漏极区，其中，所述过孔延伸穿过所述栅极结构，其中，所述过孔包括与所述栅极结构实体接触的衬垫层，并且其中，所述衬垫层包括氮化硼。
9.根据权利要求8所述的器件，其中，所述衬垫层是无定形氮化硼或六方氮化硼。
10.一种形成半导体器件的方法，包括：
在衬底上提供晶体管结构；
在所述晶体管结构上形成电介质层；
蚀刻穿过所述电介质层，以形成凹部；以及
在所述凹部中形成过孔，其中，形成所述过孔包括：
沉积衬垫层，所述衬垫层在所述凹部中并且对所述电介质层的侧表面进行衬垫，其中，用于所述衬垫层的前体包括含硼前体和含氮前体；以及
在所述衬垫层上沉积导电填充材料，所述导电填充材料填充所述凹部。
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