CN115312515A - 半导体器件及其制造方法 - Google Patents

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CN115312515A
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CN
China
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capacitor
layer
substrate
interconnect structure
conductive
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CN202210586233.9A
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English (en)
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周智超
邱奕勋
张尚文
蔡庆威
王志豪
曹敏
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了包括背侧电容器的半导体器件及其形成方法。在实施例中，半导体器件包括第一晶体管结构；位于第一晶体管结构的前侧上的前侧互连结构，前侧互连结构包括前侧导线；位于第一晶体管结构的背侧上的背侧互连结构，背侧互连结构包括背侧导线，背侧导线具有大于前侧导线的线宽度的线宽度；以及耦合至背侧互连结构的第一电容器结构。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
将半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本发明的一些实施例提供了一种半导体器件，包括：第一晶体管结构；前侧互连结构，位于所述第一晶体管结构的前侧上，所述前侧互连结构包括前侧导线；背侧互连结构，位于所述第一晶体管结构的背侧上，所述背侧互连结构包括背侧导线，所述背侧导线具有大于所述前侧导线的线宽度的线宽度；以及第一电容器结构，耦合至所述背侧互连结构。
本发明的另一些实施例提供了一种半导体器件，包括：栅极结构，位于半导体沟道区上方；第一源极/漏极区，与所述栅极结构和所述半导体沟道区相邻；栅极接触件，耦合至所述栅极结构的面向第一方向的表面；第一源极/漏极接触件，耦合至所述第一源极/漏极区的面向与所述第一方向相对的第二方向的表面；第一互连结构，耦合至在所述第二方向上与所述第一源极/漏极区相对的所述第一源极/漏极接触件；以及电容器结构，耦合至在所述第二方向上与所述第一源极/漏极接触件相对的所述第一互连结构，其中，所述电容器结构通过电介质-至-电介质接合和金属-至-金属接合耦合至所述第一互连结构。
本发明的又一些实施例提供了一种制造半导体器件的方法，包括在第一衬底上形成第一晶体管；在所述第一晶体管上方形成前侧互连结构；减薄所述第一衬底；在所述第一晶体管的与所述前侧互连结构相对的上方形成背侧互连结构，其中，所述背侧互连结构包括电耦合至所述第一晶体管的第一源极/漏极区的背侧通孔；提供电容器结构；以及在所述电容器结构和所述背侧互连结构之间形成混合接合。
本发明的再一些实施例提供了包括背侧电容器的半导体器件及其制造方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的在三维视图中的纳米结构场效应晶体管(纳米-FET)的实例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26、图27、图28、图29、图30A、图30B、图30C、图30D、图31、图32和图33是根据一些实施例的制造纳米FET中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了将电容器接合至晶体管结构的背侧的方法，以及由该方法形成的半导体器件。可以在晶体管结构的相对侧上形成前侧互连结构(还被称为后段制程(BEOL)互连结构)和背测互连结构(还被称为掩埋电源网络(BPN))。可以在载体衬底上形成电容器。然后可以通过诸如混合接合的工艺将电容器接合至背侧互连结构。将电容器接合至背侧互连结构释放了前侧互连结构中的区域，该区域否则可以用于形成电容器，并且允许将形成具有更高电容的电容器。因此，可以在没有区域损失的情况下形成大电容器，并且可以改善器件性能。
以下在特定背景中描述实施例，即，包括纳米结构场效应晶体管(纳米FET)的管芯。然而，可以将各个实施例应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)来代替纳米FET或与纳米FET组合的管芯。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET(纳米FET)等)的实例。纳米FET包括位于衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)。纳米结构55充当纳米FET的沟道区。纳米结构55可以包括适合于形成p型晶体管、n型晶体管等中的沟道区的材料。隔离区68设置在相邻的鳍66之间，鳍66可以在相邻的隔离区68之上并且从相邻的隔离区68之间突出。尽管将隔离区68描述和示出为与衬底50分隔开，但如本文所用，术语“衬底”可以指单独的半导体衬底或者是半导体衬底和隔离区的组合。此外，虽然将鳍66的底部部分示出为与衬底50连续的单一材料，但鳍66和/或衬底50的底部部分可以包括单一材料或多种材料。在本文中，鳍66是指在邻近的隔离区68之间延伸的部分。
栅极介电层100在鳍66的顶表面和侧壁上方并且沿着纳米结构55的顶表面、侧壁和底表面。栅电极102在栅极介电层100上方。外延源极/漏极区92设置在栅极介电层100和栅电极102的相对侧上的鳍66上。
图1还示出了在之后的图中使用的参考截面。截面A-A’是沿着栅电极102的纵轴并且在例如垂直于纳米FET的外延源极/漏极区92之间的电流方向的方向上。截面B-B’平行于横截面A-A’并且延伸穿过纳米FET的外延源极/漏极区92。截面C-C’垂直于截面A-A’并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区92之间的电流流动的方向上。为清楚起见，随后的图参考了这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例涵盖了可以用于诸如平面FET的平面器件或鳍式场效应晶体管(FinFET)中的方面。
图2至图33是根据一些实施例的制造纳米FET中的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A示出了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B示出了图1中所示的参考截面B-B’。图6C、图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26、图27、图28图、图29、图30A、图30B、图30C、图30D、图31、图32和图33示出了图1中所示的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是被掺杂的(例如用p型或n型掺杂剂)或者未被掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘层，通常是硅或玻璃衬底。也可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或它们的组合。
衬底50具有n型区域50N和p型区域50P。可以将n型区域50N用于形成n型器件，诸如NMOS晶体管，例如n型纳米FET。可以将p型区域50P用于形成p型器件，诸如PMOS晶体管，例如p型纳米FET。可以将n型区域50N与p型区域50P物理地分隔开(如分隔件20所示)，并且可以在n型区域50N和p型区域50P之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任意数量的n型区域50N和p型区域50P。
可以在衬底50上方形成蚀刻停止层56。蚀刻停止层56可以由对衬底50的材料具有高蚀刻选择性的材料形成。可以包括蚀刻停止层56以保护上面的结构免受用于去除衬底50的后续工艺(以下关于图24A至图24C讨论)的损坏。在一些实施例中，蚀刻停止层56可以由硅锗等形成。在一些实施例中，蚀刻停止层56可以由介电材料形成，诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氮化硅、氧化硅、氧氮化硅等。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长蚀刻停止层56。
进一步在图2中，在蚀刻停止层56上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-D(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。出于示出以及以下更详细讨论的目的，将去除第二半导体层53以及将图案化第一半导体层51以在n型区域50N和p型区域50P中形成纳米FET的沟道区。在这样的实施例中，n型区域50N和p型区域50P的两者中的沟道区可以具有相同的材料组成(例如，硅或另一种半导体材料)并且可以同时形成n型区域50N和p型区域50P的两者中的沟道区。图33示出了由这样的实施例产生的结构，其中p型区域50P和n型区域50N的两者中的沟道区包括例如硅。
在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N中形成纳米FET的沟道区，以及可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50P中形成纳米FET的沟道区。在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区，以及可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区。在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N和p型区域50P的两者中形成纳米FET的沟道区。
为了说明的目的，将多层堆叠件64示出为包括四层第一半导体层51和三层第二半导体层53。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。可以使用诸如CVD、ALD、VPE、MBE等的工艺来外延生长多层堆叠件64中的每层。在一些实施例中，第一半导体层51可以由诸如硅、碳化硅等的第一半导体材料形成，并且第二半导体层53可以由诸如硅锗等的第二半导体材料形成。为了说明的目的，将多层堆叠件64示出为具有由第一半导体材料形成的最底部的第一半导体层51。在一些实施例中，可以将多层堆叠件64形成为具有由第二半导体材料形成的最底部的第二半导体层53。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第二半导体材料的第二半导体层53，而不会显著地去除第一半导体材料的第一半导体层51。这允许将第一半导体层51图案化以形成纳米FET的沟道区。类似地，在去除第一半导体层51并且图案化第二半导体层53以形成沟道区的实施例中，可以去除第一半导体材料的第一半导体层51而不显著地去除第二半导体材料的第二半导体层53。这允许将第二半导体层53图案化以形成纳米FET的沟道区。
在图3中，在衬底50中和/或上形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64、蚀刻停止层56和衬底50中蚀刻沟槽来在多层堆叠件64和衬底50中分别形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以从第一半导体层51限定第一纳米结构52A-D(统称为第一纳米结构52)以及从第二半导体层53限定第二纳米结构54A-C(统称为第二纳米结构54)。可以将第一纳米结构52和第二纳米结构54统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍66和纳米结构55。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层以及使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，以及然后可以使用剩余的间隔件来图案化鳍66和纳米结构55。
为了说明的目的，图3将n型区域50N和p型区域50P中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或小于p型区域50P中的鳍66的宽度。此外，虽然将鳍66和纳米结构55中的每个示出为自始至终具有恒定的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有锥形的侧壁。因此，鳍66和/或纳米结构55中的每个的宽度可以在朝向衬底50的方向上连续增加。在这样的实施例中，垂直堆叠件中的每个纳米结构55可以具有不同的宽度并且可以是梯形的形状。
在图4中，相邻于鳍66形成浅沟槽隔离(STI)区域68。可以通过在衬底50、鳍66、蚀刻停止层56和纳米结构55上方以及在鳍66的相邻的鳍之间沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一些实施例中，形成绝缘材料，使得多余的绝缘材料覆盖纳米结构55。尽管将绝缘材料示为单层，一些实施例可以利用多层。例如，在一些实施例中，可以沿着衬底50、鳍66、蚀刻停止层56和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如以上讨论的那些。
然后对绝缘材料施加去除工艺以去除纳米结构55上方多余的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露纳米结构55，使得在完成平坦化工艺之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后使绝缘材料凹进以形成STI区域68。使绝缘材料凹进，使得n型区域50N和p型区域50P中的纳米结构55从STI区域68的邻近的STI区域之间突出。STI区域68的顶表面可以具有如示出的平整表面、凸起表面、凹陷表面(例如碟状的)或它们的组合。可以通过适当的蚀刻将STI区域68的顶表面形成为平整的、凸起的和/或凹陷的。可以使用可接受的蚀刻工艺使STI区域68凹进，诸如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用使用稀氢氟酸(dHF)的氧化物去除。如图4所示，STI区域68的顶表面可以与蚀刻停止层56的顶表面齐平。然而，在一些实施例中，STI区域68的顶表面可以设置在蚀刻停止层56的顶表面之上或之下。
以上关于图2至图4描述的工艺只是可以如何形成鳍66和纳米结构55的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，使得外延结构从介电层突出以形成鳍66、蚀刻停止层56和/或纳米结构55。外延结构可以包括以上讨论的半导体材料的交替层，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免之前和/或随后的注入。在一些实施例中，可以一起使用原位掺杂和注入掺杂。
此外，仅出于说明目的，本文中将第一半导体层51(和生成的第一纳米结构52)和第二半导体层53(和生成的第二纳米结构54)示出为并讨论为在p型区域50P和n型区域50N中包括相同的材料。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料或以不同的顺序形成在p型区域50P和n型区域50N中。
进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦光刻胶被图案化，在p型区域50P中执行n型掺杂物注入，并且可以将光刻胶用作掩模以防止n型掺杂物注入到n型区域50N中。n型掺杂物可以是注入该区域中的磷、砷、锑等，浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，诸如通过可接受的灰化工艺来去除光刻胶。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光刻胶或其他掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术来形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦光刻胶被图案化，可以在n型区域50N中执行p型掺杂物注入，并且可以将光刻胶用作掩模以防止p型掺杂物注入到p型区域50P中。p型掺杂物可以是注入该区域中的硼、氟化硼、铟等，浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，可以诸如通过可接受的灰化工艺来去除光刻胶。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型掺杂物。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入。在一些实施例中，可以一起使用原位掺杂和注入掺杂。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等。可以根据可接受的技术来沉积或热生长伪介电层70。
在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。可以在伪介电层70上方沉积伪栅极层72，然后诸如通过CMP平坦化伪栅极层72。伪栅极层72可以是导电或非导电的材料并且可以选自包括非晶硅、多晶态硅(多晶硅)、多晶态硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积选定材料的其他技术来沉积伪栅极层72。伪栅极层72可以由对STI区域68的蚀刻具有高蚀刻选择性的其他材料制成。
可以在伪栅极层72上方沉积掩模层74。掩模层74可以包括例如氮化硅、氮氧化硅等。在示出的实施例中，跨越n型区域50N和p型区域50P形成单个伪栅极层72和单个掩模层74。应注意的是，仅出于示出的目的，显示伪介电层70仅覆盖鳍66和纳米结构55。在一些实施例中，可以沉积伪介电层70，使得伪介电层70覆盖STI区域68。因此，伪介电层70可以在伪栅极层72和STI区域68之间延伸。
图6A至图33示出了制造示例性器件中的各个附加步骤。图6A至图33示出了n型区域50N或p型区域50P中的部件。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图5)以形成掩模78。然后可以将掩模78的图案转移到伪栅极层72和伪介电层70以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖纳米结构55的相应的沟道区。可以将掩模78的图案用于将每个伪栅极76与相邻的伪栅极76物理地分隔开。伪栅极76可以具有垂直于相应的鳍66的纵向的纵向。
在图7A至图7C中，分别在图6A至图6C所示的结构上方形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以充当用于形成自对准源极/漏极区的间隔件。在图7A至图7C中，第一间隔件层80形成在STI区域68的顶表面上；纳米结构55和掩模78的顶表面和侧壁上；以及伪栅极76和伪栅极电介质71的侧壁上。在第一间隔件层80上方沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD等沉积的技术，由氧化硅、氮化硅、氧氮化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积第二间隔件层82。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50N上方形成诸如光刻胶的掩模，同时暴露p型区域50P，以及可以将适当类型(例如p型)的掺杂物注入至p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩膜。随后，可以在p型区域50P上方形成诸如光刻胶的掩模，同时暴露n型区域50N，以及可以将适当类型的掺杂物(例如，n型)注入到n型区域50N中的暴露的鳍66和纳米结构55中。然后可以去除掩膜。n型掺杂物可以是前面讨论的任何n型掺杂物，以及p型掺杂物可以是前面讨论的任何p型掺杂物。轻掺杂源极/漏极区可以具有在从约1×1015原子/cm3至约1×1019原子/cm3的范围内的掺杂物浓度。可以使用退火以修复注入损伤并激活注入的掺杂物。
在图8A至图8C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如以下将更详细讨论的，第一间隔件81和第二间隔件83用来自对准随后形成的源极/漏极区，以及用来在随后的处理期间保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀刻工艺(例如湿蚀刻工艺)、各向异性蚀刻工艺(例如干蚀刻工艺)等的合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得在图案化第二间隔件层82时，第一间隔件层80可以充当蚀刻停止层，以及在图案化第一间隔件层80时，第二间隔件层82可以充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80充当蚀刻停止层。第二间隔件层82的剩余部分形成如图8B所示的第二间隔件83。此后，第二间隔件83充当掩模，同时蚀刻第一间隔件层80的暴露部分，形成第一间隔件81，如图8B和图8C所示。
如图8B所示，在纳米结构55的侧壁上设置第一间隔件81和第二间隔件83。如图8C所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且在掩模78、伪栅极76和伪栅极电介质71的侧壁上设置第一间隔件81。在其他实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。
值得注意的是，以上公开内容概括地描述了形成间隔件和LDD区的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图9A至图9C中，在纳米结构55、蚀刻停止层56、鳍66和衬底50中形成第一凹槽86和第二凹槽87。随后将在第二凹槽87中形成可以用作牺牲材料的外延材料，以及随后在第一凹槽86和第二凹槽87中形成可以用作源极/漏极区的外延材料。第一凹槽86延伸穿过第一纳米结构52A-52D和第二纳米结构54A-54C至蚀刻停止层56。在一些实施例中，STI区域68的顶表面可以与第一凹槽86的底表面齐平。在一些实施例中，可以蚀刻鳍66，使得第一凹槽86的底表面设置在STI区域68的顶表面之下等。第二凹槽87可以延伸穿过第一纳米结构52A-52D、第二纳米结构54A-54C、蚀刻停止层56，并且进入鳍66和衬底50。第二凹槽87的底表面可以设置在第一凹槽86的底表面和STI区域68的顶表面之下。
可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻纳米结构55、蚀刻停止层56、鳍66和衬底50来形成第一凹槽86和第二凹槽87。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽纳米结构55、蚀刻停止层56、鳍66和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55、蚀刻停止层56、鳍66和衬底50中的每层。在第一凹槽86和第二凹槽87达到期望深度之后，可以使用定时蚀刻工艺来停止蚀刻。可以通过与用于蚀刻第一凹槽86的相同的工艺和在蚀刻第一凹槽86之前或之后的额外的蚀刻工艺来蚀刻第二凹槽87。在一些实施例中，对应于第一凹槽86的区域可以被掩蔽，同时执行用于第二凹槽87的额外的蚀刻工艺。
在图10A到图10C中，由第一凹槽86和第二凹槽87暴露的由第二半导体材料(例如，第二纳米结构54)形成的多层堆叠件64的层的侧壁的部分被蚀刻以在n型区域50N和p型区域50P中形成侧壁凹槽88。尽管与侧壁凹槽88相邻的第二纳米结构54的侧壁在图10C中示出为笔直的，但是侧壁可以是凹陷的或凸起的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺来蚀刻该侧壁。在第一纳米结构52包括例如Si或SiC并且第二纳米结构54包括例如SiGe的实施例中，可以使用具有氟化氢、另一氟基蚀刻剂等的湿或干蚀刻工艺来蚀刻n型区域50N和p型区域50P中的第二纳米结构54的侧壁。
在图11A至图11D中，在侧壁凹槽88中形成第一内部间隔件90。可以通过在图10A至图10C所示的结构上方沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区和栅极结构之间的隔离部件。如以下将更详细讨论的，将在第一凹槽86和第二凹槽87中形成源极/漏极区，而第二纳米结构54将被对应的栅极结构所替换。
可以通过诸如CVD、ALD等的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，然而可以利用任何合适的材料，诸如具有小于约3.5k值的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为与第一纳米结构52的侧壁共面，但第一内部间隔件90的外侧壁可以延伸超过第一纳米结构52的侧壁或从第一纳米结构52的侧壁凹进。
此外，虽然第一内部间隔件90的外侧壁在图11C中被示出为是笔直的，但是第一内部间隔件90的外侧壁可以是凹陷的或凸起的。作为实例，图11D示出了第二纳米结构54的侧壁是凹陷的实施例，第一内部间隔件90的外侧壁是凹陷的，并且第一内部间隔件90从第一纳米结构52的侧壁凹进。可以通过诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻内部间隔件层。可以将第一内部间隔件90用于防止随后的蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区(诸如外延源极/漏极区92，以下关于图12A至图12E讨论的)的损坏。
在图12A至图12E中，在第二凹槽87中形成第一外延材料91，以及在第一凹槽86和第二凹槽87中形成外延源极/漏极区92。在一些实施例中，第二凹槽87中的第一外延材料91可以是随后被去除以形成背侧通孔(诸如背侧通孔148，以下关于图25A至图25C讨论的)的牺牲材料。在一些实施例中，形成在第一凹槽86和第二凹槽87中的外延源极/漏极区92可以对第一纳米结构52施加应力，从而改善性能。
如图12C所示，外延源极/漏极区92形成在第一凹槽86和第二凹槽87中，使得每个伪栅极76设置在对应相邻的外延源极/漏极区92对之间。在一些实施例中，将第一间隔件81用于将外延源极/漏极区92与伪栅极76分隔开，并且将第一内部间隔件90用于通过适当的横向距离将外延源极/漏极区92与第二纳米结构54分隔开，从而使得外延源极/漏极区92不会与随后形成的所得纳米FET的栅极短路。
可以生长第一外延材料91，使得第一外延材料91的顶表面与第一凹槽86的底表面(参见图11B至图11D)、蚀刻停止层56的顶表面以及STI区域68的顶表面齐平。然而，在一些实施例中，第一外延材料91的顶表面可以设置在蚀刻停止层56的顶表面、第一凹槽86的底表面以及STI区域68的顶表面的之上或之下。可以使用诸如CVD、ALD、VPE、MBE等的工艺在第二凹槽87中外延生长第一外延材料91。第一外延材料91可以包括任何可接受的材料，诸如硅锗等。第一外延材料91可以由对蚀刻停止层56、外延源极/漏极区92和介电层(诸如STI区域68和介电层144，以下关于图24A至图24C讨论的)的材料具有高蚀刻选择性的材料形成。因此，可以去除第一外延材料91并且用背侧通孔替换该第一外延材料91，而不会显著地去除蚀刻停止层56、外延源极/漏极区92和介电层。
可以通过掩蔽p型区域50P(例如PMOS区域)来形成n型区域50N(例如NMOS区域)中的外延源极/漏极区92。然后，在n型区域50N中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适用于n型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅，则外延源极/漏极区92可以包括对第一纳米结构52施加拉伸应变的材料，诸如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。外延源极/漏极区92可以具有从纳米结构55的相应上表面升起的表面并且可以具有小平面。
可以通过掩蔽n型区域50N(例如NMOS区域)来形成p型区域50P(例如PMOS区域)中的外延源极/漏极区92。然后，在p型区域50P中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适用于p型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅，则外延源极/漏极区92可以包括对第一纳米结构52施加压缩应变的材料，诸如硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区92还可以具有从纳米结构55的相应表面升起的表面并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区92、第一纳米结构52、第二纳米结构54、鳍66和/或衬底50以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，随后进行退火。源极/漏极区可以具有在约1×1019原子/cm3至约1×1021原子/cm3之间的掺杂物浓度。用于源极/漏极区的n型和/或p型掺杂物可以是先前讨论的任何掺杂物。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区97。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区92的外延工艺的结果，外延源极/漏极区92的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，这些小平面引起同一纳米FET的相邻的外延源极/漏极区92合并，如图12D所示。在其他实施例中，相邻的外延源极/漏极区92在完成外延工艺之后保持分隔开，如图12B所示。在图12B和图12D所示的实施例中，第一间隔件81可以形成为延伸至STI区域68的顶表面，从而阻挡外延生长。在一些实施例中，第一间隔件81可以覆盖纳米结构55的部分侧壁，进一步阻挡外延生长。在一些实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料并且允许外延生长区域延伸至STI区域68的表面。
外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。可以将任意数量的半导体材料层用于外延源极/漏极区92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B以及可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
图12E示出了第二纳米结构54的侧壁是凹陷的实施例，第一内部间隔件90的外侧壁是凹陷的，并且第一内部间隔件90从第一纳米结构52的侧壁凹进。如图12E所示，外延源极/漏极区92可以形成为与第一内部间隔件90接触并且可以延伸超过第一纳米结构52的侧壁。
在图13A至图13C中，分别在图12A至图12C所示的结构上方沉积第一层间电介质(ILD)96。第一ILD 96可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积第一ILD96。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在第一ILD 96和外延源极/漏极区92、掩模78、第一间隔件81、第二间隔件83和STI区域68之间设置接触蚀刻停止层(CESL)94。CESL 94可以包括具有与上面的第一ILD 96的材料不同蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可以执行诸如CMP的平坦化工艺，以使第一ILD96的顶表面与伪栅极76的顶表面齐平。平坦化工艺还可以去除伪栅极76上的掩模78，以及沿着掩模78的侧壁的第一间隔件81的部分。在平坦化工艺之后，伪栅极76、第一间隔件81、第一ILD 96和CESL 94的顶表面可以在工艺变化内彼此齐平。因此，伪栅极76的顶表面通过第一ILD 96暴露。
在图15A至图15C中，在一个或多个蚀刻步骤中去除伪栅极76，形成凹槽98。还去除凹槽98中的伪栅极电介质71的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质71。例如，蚀刻工艺可以包括使用一种(多种)反应气体的干蚀刻工艺，该反应气体以比第一ILD 96、CESL 94或第一间隔件81更快的速率选择性地蚀刻伪栅极76。每个凹槽98暴露在随后完成的纳米FET中充当沟道区的纳米结构55的部分，和/或置于在随后完成的纳米FET中充当沟道区的纳米结构55的部分上面。充当沟道区的纳米结构55的部分设置在相邻的外延源极/漏极区92对之间。在去除期间，当蚀刻伪栅极76时，可以将伪栅极电介质71用作蚀刻停止层。然后可以在伪栅极76的去除之后，去除伪栅极电介质71。
在图16A至图16C中，去除第二纳米结构54来延伸凹槽98。可以通过使用对第二纳米结构54的材料具有选择性的蚀刻剂来执行各向同性蚀刻工艺(诸如湿蚀刻等)来去除第二纳米结构54，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68、第一ILD96、CESL 94、第一间隔件81以及第一内部间隔件90保持相对未蚀刻。在第一纳米结构52包括例如Si或SiC并且第二纳米结构54A-54C包括例如SiGe的实施例中、可以将四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等用于去除第二纳米结构54。
在图17A至图17C中，形成栅极介电层100和栅电极102用于替换栅极。在凹槽98中共形地沉积栅极介电层100。可以在第一纳米结构52的顶表面、侧壁和底表面上形成栅极介电层100。还可以在第一ILD 96、CESL 94、第一间隔件81和STI区域68的顶表面上沉积栅极介电层100。
根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极介电层100可以包括氧化硅层和位于氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅以及它们的组合的金属氧化物或硅酸盐。在n型区域50N和p型区域50P中，栅极介电层100的结构可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
在栅极介电层100上方沉积栅电极102，并且栅电极102填充凹槽98的剩余部分。栅电极102可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图17A和图17C中示出了单层栅电极102，但是栅电极102可以包括任意数量的衬垫层、任意数量的功函数调整层和填充材料。可以在第一纳米结构52相邻的纳米结构之间沉积构成栅电极102的层的任意组合。
n型区域50N和p型区域50P中的栅极介电层100的形成可以同时发生，使得每个区域中的栅极介电层100由相同的材料形成，并且栅电极102的形成可以同时发生，使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，可以通过不同的工艺形成每个区域中的栅极介电层100，使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或可以通过不同的工艺形成每个区域中的栅电极102，使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。
在填充凹槽98之后，可以执行诸如CMP的平坦化工艺，以去除栅极介电层100和栅电极102的材料的多余部分，这些多余部分位于第一ILD 96、第一间隔件81和CESL 94的顶表面上方。栅极介电层100和栅电极102的材料的剩余部分由此形成所生成的纳米FET的替换栅极结构。可以将栅电极102和栅极介电层100统称为“栅极结构”。
在图18A至图18C中，栅极结构(包括栅极介电层100和对应的上面的栅电极102)是凹进的，从而使得在每个栅极结构正上方和第一间隔件81的相对部分之间形成凹槽。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极帽104填充在凹槽中，随后进行平坦化工艺以去除在第一ILD 96、CESL 94和第一间隔件81上方延伸的介电材料的多余部分。随后形成的栅极接触件(诸如在下文关于图20A和图20C讨论的栅极接触件114)穿透栅极帽104以接触凹进的栅电极102的顶表面。
如图18A至图18C进一步所示，在第一ILD 96、CESL 94和栅极帽104的上方沉积第二ILD 106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，由诸如PSG、BSG、BPSG、USG等的介电材料形成第二ILD 106，并且可以通过诸如CVD、PECVD等的任何合适的方法来沉积第二ILD 106。
在图19A至图19C中，蚀刻第二ILD 106和栅极帽104以形成暴露栅极结构的第三凹槽108，以及蚀刻第二ILD 106、第一ILD 96和CESL 94以形成暴露外延源极/漏极区92的第四凹槽110。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺进行蚀刻来形成第三凹槽108和第四凹槽110。可以同时形成第三凹槽108和第四凹槽110，或者可以分别形成第三凹槽108和第四凹槽110。在一些实施例中，第三凹槽108和第四凹槽110可以使用第一蚀刻工艺蚀刻穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺蚀刻穿过栅极帽104；以及可以使用第三蚀刻工艺蚀刻穿过CESL 94。可以在第二ILD 106上方形成诸如光刻胶的掩模并且图案化该掩模，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 106的部分。在一些实施例中，蚀刻工艺可能会过度蚀刻，并且因此，第三凹槽108和第四凹槽110可以延伸到栅极结构和/或外延源极/漏极区92中。第三凹槽108和第四凹槽110的底表面可以与栅极结构和/或外延源极/漏极区92的顶表面齐平(例如，在相同的水平处，或着具有距衬底50相同的距离)或低于栅极结构和/或外延源极/漏极区92的顶表面(例如，更靠近衬底50)。虽然图19C示出了将第三凹槽108和第四凹槽110在同一截面中暴露栅极结构和外延源极/漏极区92，在一些实施例中，栅极结构和外延源极/漏极区92可以被暴露在不同的截面中，从而降低了随后形成的接触件短路的风险。
在形成第四凹槽110之后，在外延源极/漏极区92上方形成第一硅化物区域112。在一些实施例中，通过首先沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或锗化物区域的金属(未单独示出)来形成第一硅化物区域112。金属可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以在外延源极/漏极区92的暴露部分上方沉积金属，然后可以执行热退火工艺以形成第一硅化物区域112。然后通过例如蚀刻工艺来去除沉积的金属的未反应部分。虽然将第一硅化物区域112称为硅化物区域，但第一硅化物区域112也可以是锗化物区域或硅锗化物区域(例如，包括硅和锗的区域)等。在实施例中，第一硅化物区域112包括TiSi，并且具有从约2nm至约10nm范围内的厚度。
在图20A至图20C中，分别在第三凹槽108和第四凹槽110中形成栅极接触件114和源极/漏极接触件116(也被称为接触插塞)。栅极接触件114和源极/漏极接触件116可以各自包括诸如阻挡层、扩散层和填充材料的一个或多个层。例如，在一些实施例中，栅极接触件114和源极/漏极接触件116各自包括阻挡层和导电材料。栅极接触件114和源极/漏极接触件116各自电耦合至下面的导电部件(例如，在所示实施例中，栅电极102或外延源极/漏极区92上方的第一硅化物区域112)。栅极接触件114电耦合至栅电极102，并且源极/漏极接触件116电耦合至外延源极/漏极区92上方的第一硅化物区域112。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以去除栅极接触件114和源极/漏极接触件116的多余部分，这些多余部分位于第二ILD 106的顶表面上方。
可以将外延源极/漏极区92、第一纳米结构52和栅极结构(包括栅极介电层100和栅电极102)统称为晶体管结构109。可以在晶体管结构109的前侧上方形成第一互连结构(诸如下文关于图21A至图21C讨论的前侧互连结构120)，以及可以在晶体管结构109的背侧上方形成第二互连结构(诸如下文关于图26讨论的背侧互连结构155)。尽管将晶体管结构109描述为包括纳米FET，但其他实施例可以包括具有不同类型晶体管(例如，平面FET、FinFET、薄膜晶体管(TFT)等)的晶体管结构109。
虽然图20A至图20C示出了延伸到每个外延源极/漏极区92的源极/漏极接触件116，但是可以从某些外延源极/漏极区92中省略源极/漏极接触件116。例如，如下文更详细解释的，随后可以通过一个或多个外延源极/漏极区92的背侧附接的导电部件(例如，背侧通孔或电源轨)。对于这些特定的外延源极/漏极区92，可以省略源极/漏极接触件116或者源极/漏极接触件116可以是不电耦合至任何上面的导线的伪接触件(诸如下文关于图21A至图21C讨论的导电部件122)。
图21A至图26示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构可以各自包括电耦合至形成在衬底50上的纳米FET的导电部件。在图21A至图25C中，以“A”结尾的图示出了沿着图1的线A-A’的截面图，以“B”结尾的图示出了沿着图1的线B-B’的截面图，以及以“C”结尾的图示出了沿着图1的线C-C’的截面图。图26示出了沿着图1的线C-C’的截面图。图21A至图26中描述的工艺步骤可以应用至n型区域50N和p型区域50P两者。如上所述，可以将背侧导电部件(例如，背侧通孔或电源轨)耦合至外延源极/漏极区92中的一个或多个。因此，可以可选地从外延源极/漏极区92中省略源极/漏极接触件116。
在图21A至图21C中，在第二ILD 106上形成前侧互连结构120。因为它形成在晶体管结构109的前侧(例如，晶体管结构的与形成晶体管结构109的衬底50相对的侧)上，可以将前侧互连结构120称为前侧互连结构。
前侧互连结构120可以包括形成在一个或多个堆叠的介电层124中的一层或多层导电部件122。每个堆叠的介电层124可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可以使用诸如CVD、ALD、PVD、PECVD等的适当工艺来沉积介电层124。
导电部件122可以包括导线和将导线的层互连的导电通孔。导电通孔可以延伸穿过介电层124的对应的介电层，以在导线的层之间提供垂直连接。可以通过诸如镶嵌工艺、双镶嵌工艺等的任何可接受的工艺来形成导电部件122。
在一些实施例中，可以使用镶嵌工艺形成导电部件122，在该镶嵌工艺种，利用光刻和蚀刻技术的组合图案化对应的介电层124以形成对应于导电部件122的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，以及然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、它们的组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，可以通过沉积铜或铜合金的晶种层以及通过电镀填充沟槽来形成导电部件122。可以将CMP工艺等用于从对应的介电层124的表面去除多余的导电材料，以及平坦化介电层124和导电部件122的表面以用于后续处理。
图21A至图21C示出了前侧互连结构120中的五层导电部件122和介电层124。然而，应当理解，前侧互连结构120可以包括设置在任意数量的介电层124中的任意数量的导电部件122。前侧互连结构120可以电耦合至栅极接触件118和源极/漏极接触件116以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
在图22A至图22C中，在前侧互连结构120上方形成第一介电层130、第二介电层132和第三介电层134。第一介电层130、第二介电层132和第三介电层134中的每个可以包括介电材料。可以通过CVD、ALD、PVD等来沉积第一介电层130、第二介电层132和第三介电层134。介电材料可以包括PSG、BSG、BPSG、USG、氮化硅、氧化硅、高密度等离子体(HDP)氧化物、氮氧化硅等。在一些实施例中，第一介电层130可以包括USG，第二介电层132可以包括氮化硅，并且第三介电层134可以包括HDP氧化物。
在图23A至图23C中，将载体衬底140通过介电层142接合至第三介电层134。载体衬底140可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底140可以在后续处理步骤期间和在完成的器件中提供结构支撑。介电层142可以是在接合之前使用例如CVD、ALD、PVD、热氧化等形成在载体衬底140的表面上的氧化物层。可以将其他合适的材料用于介电层142。
在各个实施例中，可以使用诸如电介质至电介质接合等的合适的技术将载体衬底140接合至第三介电层134。电介质-电介质接合工艺可以包括对第三介电层134和介电层142中的一个或多个施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中执行等离子体处理。在等离子体处理之后，表面处理可以还包括可以施加至第三介电层134和介电层142中的一个或多个的清洁工艺(例如，用去离子水等冲洗)。然后将载体衬底140与第三介电层134对准并且将该两者相互压靠以启动载体衬底140与第三介电层134的预接合。可以在室温(例如，在约21℃至约25℃之间)下执行预接合。在预接合之后，可以通过例如将第三介电层134和载体衬底140加热至约170℃的温度来施加退火工艺。
进一步在图23A至图23C中，在将载体衬底140接合至第三介电层134之后，可以翻转器件使得晶体管结构109的背侧朝上。晶体管结构109的背侧可以指与晶体管结构109的前侧相对的侧。
在图24A至图24C中，可以对衬底50的背侧施加减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、它们的组合等。减薄工艺可以去除衬底50并且暴露蚀刻停止层56、STI区域68和与前侧互连结构120相对的第一外延材料91的表面。接着减薄工艺之后，蚀刻停止层56、STI区域68和第一外延材料91的背侧表面可以彼此齐平。
进一步在图24A至图24C中，去除蚀刻停止层56并且由介电层144替换蚀刻停止层56。可以使用合适的蚀刻工艺去除蚀刻停止层56，该蚀刻工艺可以是诸如湿蚀刻的各向同性蚀刻工艺。与STI区域68、第一纳米结构52A、第一外延材料91和外延源极/漏极区92相比，用于去除蚀刻停止层56的蚀刻工艺对蚀刻停止层56可以具有高的蚀刻选择性，使得蚀刻停止层56被去除而没有去除或损坏STI区域68、第一纳米结构52A、第一外延材料91和外延源极/漏极区92。
可以在STI区域68、第一纳米结构52A、第一外延材料91和外延源极/漏极区92的表面上方沉积介电层144并且介电层144与STI区域68、第一纳米结构52A、第一外延材料91和外延源极/漏极区92的表面接触。可以由与以上关于图13A至图13C描述的第一ILD 96相同或类似的材料和方式形成介电层144。可以执行诸如CMP的平坦化工艺以去除介电层144的多余部分，这些多余部分位于STI区域68和第一外延材料91的顶表面上方。在一些实施例中，可以在形成介电层144之前，可以沉积可以由与以上关于图13A至图13C描述的CESL 94相同或类似的方式和材料形成的衬垫。在一些实施例中，蚀刻停止层56可以由介电材料形成。在这样的实施例中，可以不去除蚀刻停止层56并且可以保留蚀刻停止层56而不是由介电层144替换。
在图25A至图25C中，去除第一外延材料91并且用第二硅化物区域146和背侧通孔148代替第一外延材料91。可以通过合适的蚀刻工艺去除第一外延材料91，该蚀刻工艺可以是诸如湿蚀刻工艺的各向同性蚀刻工艺。该蚀刻工艺可以具有对第一外延材料91的材料高的蚀刻选择性。因此，可以去除第一外延材料91，而不会显著地去除STI区域68、介电层144或外延源极/漏极区92的材料。由去除第一外延材料91形成的凹槽可以暴露STI区域68和介电层144的侧壁以及外延源极/漏极区92的背侧表面。
然后可以在外延源极/漏极区92的背侧上的凹槽中形成第二硅化物区域146。第二硅化物区域146可以类似于以上关于图19A至图19C描述的第一硅化物区域112。例如，可以由与第一硅化物区域112类似的材料以及使用类似的工艺形成第二硅化物区域146。
进一步在图25A至图25C中，在第二硅化物区域146上方的凹槽中形成背侧通孔148。背侧通孔148可以延伸穿过介电层144和STI区域68，并且可以通过第二硅化物区域146电耦合至外延源极/漏极区92。背侧通孔148可以类似于以上关于图20A至图20C描述的源极/漏极接触件116。例如，可以由与源极/漏极接触件116类似的材料以及使用类似的工艺形成背侧通孔148。背侧通孔148可以包括铜、铜合金、银、金、钨、钴、铝、镍、钌等。可以执行诸如CMP的平坦化工艺以去除背侧通孔148的多余部分，这些多余部分位于STI区域68和介电层144的顶表面上方。
在图26中，在STI区域68、介电层144和背侧通孔148上方形成背侧互连结构155。背侧互连结构155可以包括第一介电层150、第一导电部件152、第二介电层154和第二导电部件156。可以由与以上关于图21A至图21C描述的介电层124相同或类似的材料和方式形成第一介电层150。
在第一介电层150中形成第一导电部件152。例如，形成第一导电部件152可以包括使用光刻和蚀刻工艺的组合来图案化第一介电层150中的凹槽。第一介电层150中的凹槽的图案可以对应于第一导电部件152的图案。然后通过在凹槽中沉积导电材料来形成第一导电部件152。在一些实施例中，第一导电部件152包括可以是单层或包括由不同材料形成的多个子层的复合层的金属层。在一些实施例中，第一导电部件152包括铜、铝、钴、钨、钛、钽、钌等。可以在用导电材料填充凹槽之前，沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等。可以使用例如CVD、ALD、PVD、镀等来形成第一导电部件152。通过背侧通孔148和第二硅化物区域146将第一导电部件152电耦合至外延源极/漏极区92。可以执行平坦化工艺(例如，CMP、研磨、回蚀刻等)以去除形成在第一介电层150上方的第一导电部件152的多余部分。
在一些实施例中，第一导电部件152是背侧电源轨，该背侧电源轨是将外延源极/漏极区92电耦合至参考电压、电源电压等的导线。通过将电源轨放置在生成的半导体管芯的背侧上而不是在半导体管芯的前侧，可以实现优势。例如，可以增加纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而降低电阻以及提高向纳米FET的功率传输效率。例如，第一导电部件152的宽度可以是前侧互连结构120的第一级导线(例如，导电部件122)的宽度的至少两倍。
背侧互连结构155的剩余部分形成在第一介电层150和第一导电部件152的上方。背侧互连结构155可以包括第一介电层150和第一导电部件152。背侧互连结构155的剩余部分可以包括与以上关于图21A至图21C讨论的用于前侧互连结构120的材料相同或类似的材料以及由使用与以上关于图21A至图21C讨论的用于前侧互连结构120的工艺相同或类似的工艺形成背侧互连结构155的剩余部分。具体地，背侧互连结构155可以包括形成在第二介电层154中的第二导电部件156的堆叠层(图21A至图21C中仅示出了第二导电部件156和第二介电层154的单层)。第二导电部件156可以包括路由线(例如，用于往返于随后形成的接触焊盘和外部连接器的路由)。还可以图案化第二导电部件156以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可以与第一导电部件152(例如，电源轨)集成以在纳米FET的背侧上提供电路(例如，电源电路)。
在一些实施例中，背侧互连结构155可以包括一层至三层的金属层。例如，在一些实施例中，可以省略形成在第二介电层154中的第二导电部件156，并且在一些实施例中，可以形成形成在第二介电层154中的第二导电部件156的额外的层。在图26所示的实施例中，第二导电部件156在背侧互连结构的顶部金属层中。第二导电部件156可以具有从约20nm至约100nm的范围内的宽度W1，以及在从约500nm至约2μm的范围内的间距P1。如将在下文关于图32更详细讨论的，第二导电部件156可以具有小于接合至第二导电部件156的电容器结构的导电部件的临界尺寸的临界尺寸。这有助于将电容器结构的导电部件与第二导电部件156对准，这改善了器件性能并且减少了器件缺陷。
图27至图30D示出了在载体衬底上形成电容器的中间步骤。在图27中，提供了衬底170。衬底170可以是载体衬底，诸如玻璃载体衬底、陶瓷载体衬底等。衬底170可以是晶圆，使得可以同时在衬底170上形成多个电容器。
可以在衬底170中形成凹槽171。可以使用诸如RIE、NBE等的各向异性蚀刻工艺来形成凹槽171。蚀刻工艺可以包括形成诸如图案化的光刻胶的图案化的蚀刻掩模(未单独示出)，以及然后使用图案化的光刻胶作为掩模蚀刻衬底170。然后去除图案化的蚀刻掩模。在凹槽171达到期望深度之后，可以使用定时蚀刻工艺来停止蚀刻。凹槽171可以具有在从约50nm至约500nm的范围内的宽度W2和从约1μm至约8μm的范围内的深度D1。
在图28中，在衬底170上方和凹槽171中沉积第一导电层172、第一介电层174和第二导电层176。第一导电层172和第二导电层176可以包括钨、氮化钛、硅、氮化钽、它们的组合或多层等。第一介电层174可以包括氧化铪、氧化硅、氧化锆、氧化钛、它们的组合或多层等。第一导电层172可以具有在从约40nm至约80nm范围内的厚度；第一介电层174可以具有从约5nm至约15nm范围内的厚度；以及第二导电层176可以具有从约40nm至约80nm范围内的厚度。可以使用CVD、ALD、PVD等来形成第一导电层172、第一介电层174和第二导电层176。
在图29中，蚀刻第一导电层172、第一介电层174和第二导电层176以修整第一导电层172、第一介电层174和第二导电层176并且暴露第一导电层172的表面。可以使用诸如RIE、NBE等的各向异性蚀刻工艺来蚀刻第一导电层172、第一介电层174和第二导电层176。蚀刻工艺可以包括形成一个或多个诸如图案化的光刻胶的图案化的蚀刻掩模(未单独示出)，以及然后使用图案化的光刻胶作为掩模蚀刻第一导电层172、第一介电层174和第二导电层176。然后去除图案化的蚀刻掩模。因为第一导电层172、第一介电层174和第二导电层176由不同的材料形成，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，第一介电层174在蚀刻第二导电层176时充当蚀刻停止层，第一导电层172在蚀刻第一介电层174时充当蚀刻停止层，以及衬底170在蚀刻第一导电层172时充当蚀刻停止层。可以将第一图案化的光刻胶用于蚀刻第二导电层176和第一介电层174，并且可以将第二图案化的光刻胶用于蚀刻第一导电层172。第一导电层172、第一介电层174、第二导电层176可以起到电容器177的作用并且可以将第一导电层172、第一介电层174、第二导电层176统称为“电容器”。
在图30A中，在图29的结构上方形成介电层178和电容器接触件179以形成电容器结构180。可以将衬底170、第一导电层172、第一介电层174、第二导电层176、介电层178和电容器接触件179统称为电容器结构180。图30B至图30D示出了根据几个可选的实施例的电容器结构。介电层178可以由介电材料形成，并且可以通过诸如CVD、PECVD或FCVD的任意合适的方法来沉积介电层178。介电材料可以包括氮化硅、氧化硅、氮氧化硅、PSG、BSG、BPSG、USG等。可以使用通过任意可接受的工艺形成的其他绝缘材料。
可以蚀刻介电层178以形成暴露第一导电层172和第二导电层176的凹槽(未单独示出)。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻来形成凹槽。可以同时形成或分别形成暴露第一导电层172和第二导电层176的凹槽。可以在介电层178上方形成诸如光刻胶的掩模并且图案化该掩模，以从蚀刻工艺中掩蔽介电层178的部分。
然后在暴露第一导电层172和第二导电层176的凹槽中形成电容器接触件179。电容器接触件179可以包括诸如阻挡层、扩散层和填充材料的一层或多层。例如，在一些实施例中，电容器接触件179包括阻挡层和导电材料(未单独示出)。将电容器接触件179电耦合至下面的导电层(例如，第一导电层172和第二导电层176)并且与该下面的导电层物理接触。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以去除电容器接触件179的多余部分，这些多余部分位于介电层178的顶表面上方。电容器接触件179可以具有从约100nm至约300nm的范围内的宽度W3，和从约3μm至约5μm的范围内的间距P2。电容器接触件179可以具有大于随后电容器接触件179将接合到的第二导电部件156的临界尺寸(下文关于图31讨论)的临界尺寸。例如，电容器接触件179的宽度W3与第二导电部件156的宽度W1的比率可以在从约5至约10的范围内。这有助于将电容器接触件179与第二导电部件156对准，这减少了器件缺陷并改善了器件性能。
在凹槽171中形成电容器177增加了电容器177的面积和电容，而没有增加由电容器177占据的衬底170的面积(例如，增加电容器177的密度)。例如，电容器177可以具有大于约100nF/mm2的电容密度，这引起器件具有更快的速度和改善的性能。此外，电容器177可以形成在衬底170中，该衬底170常规地被接合至半导体器件然后被去除。在衬底170中形成电容器177利用衬底170，而不是浪费衬底170。因此减少了浪费，实现了更大的电容器177，并且最小化了额外的步骤。
在图30B所示的实施例中，省略了用于形成凹槽171的工艺，并且在衬底170a的平坦的顶表面上形成电容器177a(包括第一导电层172a、第一介电层174a、和第二导电层176a)。在衬底170a上方形成介电层178a和电容器接触件179a。可以省略关于图27描述的工艺，并且可以执行图28至图30A中描述的工艺以形成电容器结构180a。可以以比电容器结构180更少的步骤来形成电容器结构180a并且电容器结构180a具有比电容器结构180更薄的衬底170a。以更少的步骤形成电容器结构180a可以减少器件缺陷。衬底170a、第一导电层172a、第一介电层174a、第二导电层176a、介电层178a和电容器接触件179a可以与以上描述的电容器结构180的组件相同或类似。
在图30C所示的实施例中，三个凹槽171b形成在衬底170b中，以及电容器177b(包括第一导电层172b、第一介电层174b和第二导电层176b)形成在凹槽171b中。介电层178b形成在衬底170b和电容器177b上方并且填充凹槽171b。电容器接触件179b形成为延伸穿过介电层178b以接触电容器177b，其中电容器接触件179b中的一个电容器接触件延伸到凹槽171b中的一个凹槽中。在一些实施例中，两个电容器接触件179b都可以延伸到凹槽171b中。可以使用与关于图27描述的那些工艺类似或相同的工艺来形成凹槽171b，然后进行与关于图28至图30A描述的那些工艺类似或相同的工艺来形成电容器结构180b。增加形成其中形成电容器177b的凹槽171b的数量可以进一步增加电容密度、增加速度以及增加器件性能。可以提供任意数量的凹槽171b。衬底170b、第一导电层172b、第一介电层174b、第二导电层176b、介电层178b和电容器接触件179b可以与以上描述的电容器结构180的组件相同或类似。
在图30D所示的实施例中，电容器177c(包括第一导电层172c、第一介电层174c和第二导电层176c)形成在形成于衬底170c中的凹槽171c中。介电层178c形成在衬底170c和电容器177c上方并且填充凹槽171c。电容器接触件179c形成为延伸穿过介电层178c以接触电容器177c，其中两个电容器接触件179c都延伸到凹槽171c中。可以使用与关于图27描述的那工艺些类似或相同的工艺来形成凹槽171c，然后进行与关于图28至图30A描述的那些工艺类似或相同的工艺来形成电容器结构180c。将电容器177c设置在凹槽171c中形成电容器结构180c可以增加电容器与电容器结构180c随后接合到的晶体管结构之间的距离。衬底170c、第一导电层172c、第一介电层174c、第二导电层176c、介电层178c和电容器接触件179c可以与以上描述的电容器结构180的组件相同或类似。
在图31中，将电容器结构180接合至晶体管结构109上方的背侧互连结构155。在一些实施例中，可以通过混合接合将电容器结构180接合至背侧互连结构155。例如，可以将电容器结构180的介电层178直接接合至背侧互连结构155的第二介电层154，以及可以将电容器结构180的电容器接触件179直接接合至背侧互连结构155的第二导电部件156。在实施例中，介电层178和第二介电层154之间的接合可以是氧化物-至-氧化物接合等。混合接合工艺通过直接金属-至-金属接合将电容器结构180的电容器接触件179直接接合至背侧互连结构155的第二导电部件156。由此，电容器结构180和晶体管结构109之间通过背侧互连结构的电连接由电容器接触件179至第二导电部件156的物理连接来提供。
作为实例，可以通过对电容器结构180的介电层178和/或背侧互连结构155的第二介电层154施加表面处理来开始混合接合工艺。表面处理可以包括等离子体处理。可以在真空环境中执行等离子体处理。在等离子体处理之后，表面处理可以还包括可以施加至介电层178和/或第二介电层154的清洁工艺(例如，用去离子水等冲洗)。然后可以接着进行混合接合工艺以将电容器接触件179与第二导电部件156对准。在一些实施例中，电容器接触件179的中心线可能从第二导电部件的中心线偏离。例如，电容器接触件179的中心线可以从第二导电部件的中心线偏离约50nm至约100nm的范围内的距离。即使当电容器接触件179的中心线从第二导电部件的中心线偏离时，形成具有临界尺寸小于电容器接触件179的临界尺寸的第二导电部件156有利于确保电容器接触件179和导电部件156之间的良好接触，这减少了器件缺陷并改善了器件性能。接下来，混合接合包括预接合步骤，在该步骤期间使电容器接触件179与第二导电部件156物理接触。可以在室温(例如在约21℃至约25℃之间)下执行预接合。混合接合工艺继续在约150℃至约400℃的温度范围内执行退火约0.5小时至约3小时的持续时间。退火引起电容器接触件179的金属(例如，铜)和第二导电部件156的金属(例如，铜)相互扩散，形成直接金属-至-金属接合。退火还可以在介电层178和第二介电层154之间形成共价键。在一些实施例中，可以使用其他接合参数和/或方法(例如，焊料接合)。
传统的半导体器件可以包括位于前侧互连结构内的电容器，类似于前侧互连结构120。在电容器结构180中的衬底170上方形成电容器177以及将电容器结构180接合至背侧互连结构155允许将使用更大的电容器。此外，背侧互连结构155可以具有比前侧互连结构120更大的线宽度(例如，第一导电部件152和第二导电部件156可以具有比导电部件122更大的线宽度)，相对于形成在前侧互连结构120中的电容器，这改善了电容器结构180和晶体管结构109之间的连接。通常可以将载体衬底附接至背侧互连结构155并且随后去除载体衬底。可以将电容器结构180用作载体衬底，但是可以不去除载体衬底，使得降低了浪费，以及需要更少的额外的工艺步骤。
在图32中，执行载体衬底去接合以将载体衬底140从前侧互连结构120上方的第二介电层132分离(或“去接合”)。在一些实施例中，去接合包括在第三介电层134和/或介电层142上投射诸如激光或紫外(UV)光的光，从而使得第三介电层134和/或介电层142在光的热量下分解并且可以去除载体衬底140。进一步在图32中，在去除载体衬底140之后，可以翻转器件使得晶体管结构109的前侧朝上。
在图33中，在第一介电层130和第二介电层132中形成导电通孔181，并且在第二介电层132和导电通孔181上方形成钝化层182、UBM 184和外部连接件186。导电通孔181可以与以上关于图21A至图21C描述的导电部件122相同或类似。导电通孔181可以延伸穿过第一介电层130和第二介电层132以提供导电部件122和UBM 184之间的垂直连接。可以通过任何可接受的工艺来形成第一介电层130和第二介电层132，诸如镶嵌工艺、双镶嵌工艺等。在一些实施例中，可以使用镶嵌工艺形成导电通孔181，在该镶嵌工艺中，利用光刻和蚀刻技术的组合图案化第一介电层130和第二介电层132，以形成对应于导电通孔181的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，并且然后可以用导电材料填充沟槽。阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、它们的组合等，并且导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，可以通过沉积铜或铜合金的晶种层以及通过电镀填充沟槽来形成导电通孔181。可以使用CMP工艺等来从第二介电层132的表面去除多余的导电材料以及平坦化第二介电层132和导电通孔181的表面以用于随后的处理。
然后可以在第二介电层132和导电通孔181上方形成钝化层182。钝化层182可以包括诸如PBO、聚酰亚胺、BCB等的聚合物。可选地，钝化层182可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可以通过例如CVD、PVD、ALD等来沉积钝化层182。
UBM 184形成为穿过钝化层182至导电通孔181，并且外部连接件186形成在UBM184上。UBM 184可以包括通过镀工艺等形成的铜、镍、金等的一层或多层。外部连接件186(例如焊球)形成在UBM 184上。外部连接件186的形成可以包括将焊球放置在UBM 184的暴露部分上以及回流该焊球。在一些实施例中，外部连接件186的形成包括执行镀步骤以在UBM 184上方形成焊料区域，以及然后回流焊料区域。可以将UBM 184和外部连接件186用于提供至诸如其他器件管芯、再分布结构、印刷电路板(PCB)、母板等的其他电子组件的输入/输出连接件。也可以将UBM 184和外部连接件186称为可以向以上描述的纳米FET提供信号、电源电压和/或接地连接的背侧输入/输出焊盘。
实施例可以实现优势。例如，电容器177可以形成在接合至背侧互连结构155的衬底170中，而不是形成在前侧互连结构120中。这允许将使用具有更大电容密度的更大电容器，这改善了器件速度和性能。衬底170可以是通常接合至晶体管结构并且随后被去除的载体衬底。在衬底170中形成电容器177允许用最少的额外的工艺步骤来形成电容器177，并且减少浪费。
根据实施例，半导体器件包括第一晶体管结构；位于第一晶体管结构的前侧上的前侧互连结构，前侧互连结构包括前侧导线；位于第一晶体管结构的背侧上的背侧互连结构，背侧互连结构包括背侧导线，背侧导线具有大于前侧导线的线宽度的线宽度；以及耦接至背侧互连结构的第一电容器结构。在实施例中，第一电容器结构通过电介质-至-电介质和金属-至-金属接合耦合至背侧互连结构。在实施例中，背侧互连结构的第一导电接触件物理地和电耦合至第一电容器结构的第二导电接触件，第一导电接触件具有第一宽度，并且第二导电接触件具有大于第一宽度的第二宽度。在实施例中，第一电容器结构包括衬底和位于衬底上方的电容器。在实施例中，电容器在衬底的顶表面之下延伸。在实施例中，电容器还包括位于衬底和电容器上方的介电层；以及物理和电耦合至电容器的第一导电接触件，第一导电接触件在衬底的顶表面之下延伸。在实施例中，电容器还包括物理和电耦合至电容器的第二导电接触件，第二导电接触件在衬底的顶表面之下延伸。
根据另一实施例，器件包括位于半导体沟道区上方的栅极结构；与栅极结构和半导体沟道区相邻的第一源极/漏极区；耦合至栅极结构的面向第一方向的表面的栅极接触件；耦合至第一源极/漏极区的面向与第一方向相对的第二方向的表面的第一源极/漏极接触件；耦合至在第二方向上与第一源极/漏极区相对的第一源极/漏极接触件的第一互连结构；以及耦合至在第二方向上与第一源极/漏极接触件相对的第一互连结构的电容器结构，电容器结构通过电介质-至-电介质接合和金属-至-金属接合耦合至第一互连结构。在实施例中，该器件还包括耦合至在第一方向上与栅极结构相对的栅极接触件的第二互连结构；以及耦合至第二互连结构的外部连接件，电容器结构包括位于衬底上方的电容器，衬底在第二方向上与电容器相对。在实施例中，电容器结构包括沿着衬底的平坦表面延伸的电容器。在实施例中，电容器结构包括包含第一凹槽的衬底；沿着衬底的顶表面延伸并且进入第一凹槽的电容器；以及位于衬底上方并且填充第一凹槽的介电层。在实施例中，电容器结构包括延伸穿过介电层进入第一凹槽中至电容器的第一接触件。在实施例中，电容器结构包括包含第一凹槽的衬底；沿着第一凹槽的表面延伸的电容器，衬底的顶表面没有电容器；以及位于衬底上方并且填充第一凹槽的介电层。在实施例中，第一互连结构的第一接触件通过金属-至-金属接合耦合至电容器结构的第二接触件，第一接触件具有第一宽度，第二接触件具有第二宽度，并且第二宽度与第一宽度的比率为3至5。
根据又一实施例，一种方法包括在第一衬底上形成第一晶体管；在第一晶体管上方形成前侧互连结构；减薄第一衬底；在第一晶体管的与前侧互连结构相对的上方形成背侧互连结构，背侧互连结构包括电耦合至第一晶体管的第一源极/漏极区的背侧通孔；提供电容器结构；以及在电容器结构和背侧互连结构之间形成混合接合。在实施例中，提供电容器结构包括提供第二衬底；在第二衬底中形成第一凹槽；在第二衬底上方和第一凹槽中沉积三个电容器层；修整三个电容器层以从第一凹槽外部去除三个电容层；在三个电容器层和第二衬底上方沉积介电层，介电层填充第一凹槽；以及形成延伸穿过介电层至电容器结构的电容器接触件。在实施例中，提供电容器结构包括提供第二衬底；在第二衬底中形成第一凹槽；在第二衬底上方和第一凹槽中沉积三个电容器层；修整三个电容层，在修整之后，三个电容器层沿着第一凹槽的底表面和侧壁以及沿着第二衬底的顶表面延伸；在三个电容器层和第二衬底上方沉积介电层，介电层填充第一凹槽；以及形成延伸穿过介电层至电容器结构的电容器接触件。在实施例中，形成电容器接触件包括蚀刻介电层以形成第二凹槽来暴露位于第一凹槽中的三个电容器层的第一表面；以及在第二凹槽中形成电容器接触件。在实施例中，该方法还包括形成第二电容器接触件，形成第二电容器接触件包括蚀刻介电层以形成第三凹槽来暴露位于第一凹槽外部的三个电容器层的第二表面；以及在第三凹槽中形成第二电容器接触件。在实施例中，减薄第一衬底暴露第一源极/漏极区的与前侧互连结构相对的上方的第一外延材料，该方法还包括用背侧通孔替换第一外延材料。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一晶体管结构；
前侧互连结构，位于所述第一晶体管结构的前侧上，所述前侧互连结构包括前侧导线；
背侧互连结构，位于所述第一晶体管结构的背侧上，所述背侧互连结构包括背侧导线，所述背侧导线具有大于所述前侧导线的线宽度的线宽度；以及
第一电容器结构，耦合至所述背侧互连结构。
2.根据权利要求1所述的半导体器件，其中，所述第一电容器结构通过电介质-至-电介质和金属-至-金属接合耦合至所述背侧互连结构。
3.根据权利要求1所述的半导体器件，其中，所述背侧互连结构的第一导电接触件物理和电耦合至所述第一电容器结构的第二导电接触件，其中，所述第一导电触接触件具有第一宽度，并且其中，所述第二导电接触件具有大于所述第一宽度的第二宽度。
4.根据权利要求1所述的半导体器件，其中，所述第一电容器结构包括衬底和位于所述衬底上方的电容器。
5.根据权利要求4所述的半导体器件，其中，所述电容器在所述衬底的顶表面之下延伸。
6.根据权利要求4所述的半导体器件，其中，所述电容器还包括：
介电层，位于所述衬底和所述电容器上方；以及
第一导电接触件，物理和电耦合至所述电容器，所述第一导电接触件在所述衬底的顶表面之下延伸。
7.根据权利要求6所述的半导体器件，其中，所述电容器还包括物理和电耦合至所述电容器的第二导电接触件，所述第二导电接触件在所述衬底的所述顶表面之下延伸。
8.一种半导体器件，包括：
栅极结构，位于半导体沟道区上方；
第一源极/漏极区，与所述栅极结构和所述半导体沟道区相邻；
栅极接触件，耦合至所述栅极结构的面向第一方向的表面；
第一源极/漏极接触件，耦合至所述第一源极/漏极区的面向与所述第一方向相对的第二方向的表面；
第一互连结构，耦合至在所述第二方向上与所述第一源极/漏极区相对的所述第一源极/漏极接触件；以及
电容器结构，耦合至在所述第二方向上与所述第一源极/漏极接触件相对的所述第一互连结构，其中，所述电容器结构通过电介质-至-电介质接合和金属-至-金属接合耦合至所述第一互连结构。
9.根据权利要求8所述的半导体器件，还包括：
第二互连结构，耦合至在所述第一方向上与所述栅极结构相对的所述栅极接触件；以及
外部连接件，耦合至所述第二互连结构，其中，所述电容器结构包括位于衬底上方的电容器，所述衬底在所述第二方向上与所述电容器相对。
10.一种制造半导体器件的方法，包括：
在第一衬底上形成第一晶体管；
在所述第一晶体管上方形成前侧互连结构；
减薄所述第一衬底；
在所述第一晶体管的与所述前侧互连结构相对的上方形成背侧互连结构，其中，所述背侧互连结构包括电耦合至所述第一晶体管的第一源极/漏极区的背侧通孔；
提供电容器结构；以及
在所述电容器结构和所述背侧互连结构之间形成混合接合。
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