CN116779680A

CN116779680A - 半导体器件及其形成方法

Info

Publication number: CN116779680A
Application number: CN202310602087.9A
Authority: CN
Inventors: 游力蓁; 苏焕杰; 黄麟淯; 王志豪
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-05-26
Filing date: 2023-05-26
Publication date: 2023-09-19

Abstract

公开了形成用于在衬底的前侧和衬底的背侧之间提供连接的通孔的方法，以及包括该通孔的半导体器件。在一个实施例中，半导体器件包括：栅极结构，位于衬底上；第一隔离部件，部分地延伸穿过栅极结构；第一导电部件，延伸穿过第一隔离部件；以及第二导电部件，部分地延伸穿过栅极结构，第二导电部件电连接至第一导电部件。本发明的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体器件用于各种电子应用，诸如例如个人计算机、手机、数码相机、和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘层或者介电层、导电层、和半导体材料层，并且使用光刻技术对各种材料层进行图案化以在其上形成电路组件和元件，来制造半导体器件。

半导体行业通过不断减小最小特征尺寸，来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的组件集成至给定的区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。

发明内容

本发明的实施例提供了一种半导体器件，该半导体器件包括：栅极结构，位于衬底上；第一隔离部件，部分地延伸穿过栅极结构；第一导电部件，延伸穿过第一隔离部件；以及第二导电部件，部分地延伸穿过栅极结构，其中，第二导电部件电耦接至第一导电部件。

本发明的另一实施例提供了一种半导体器件，该半导体器件包括：半导体衬底；第一源极/漏极区，位于半导体衬底上；第二源极/漏极区，位于半导体衬底上；浅沟槽隔离(STI)区，位于半导体衬底上；第一层间电介质(ILD)，位于第一源极/漏极区、第二源极/漏极区、和浅沟槽隔离区上；第二层间电介质，位于第一层间电介质上；第一导电部件，位于第一源极/漏极区和第二源极/漏极区之间，其中，第一导电部件在第二层间电介质和第一层间电介质中延伸；以及第二导电部件，位于第一源极/漏极区和第二源极/漏极区之间，其中，第二导电部件在半导体衬底、浅沟槽隔离区、和第一层间电介质中延伸，并且其中，第二导电部件电耦接至第一导电部件。

本发明的又一实施例提供了一种形成半导体器件方法，该方法包括：在衬底上形成第一沟道层和第二沟道层；在第一沟道层和第二沟道层周围形成栅极结构；形成穿过栅极结构并且位于第一沟道层和第二沟道层之间的隔离部件；在隔离部件中形成第一沟槽；在第一沟槽中形成第一导电部件；在隔离部件中形成第二沟槽；以及在第二沟槽中形成第二导电部件，并且第二导电部件电耦接至第一导电部件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1根据一些实施例以三维视图示出了纳米结构场效应晶体管(纳米结构FET)的示例；

图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图22D、图22E、图23A、图23B、图23C、图23D、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图27D、图27E、图28A、图28B、图28C、图28D、图29、图30A、图30B、图31、图32A、图32B、图33A、图33B、图34、图35A、图35B、图35C和图35D是根据一些实施例的纳米结构FET的制造中的中间阶段的截面图；

图36是根据一些实施例的可以使用馈通通孔形成的电路的示意图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

各种实施例提供了包括馈通通孔的半导体器件及其形成方法。该方法包括在衬底上形成晶体管结构，实施栅极图案化工艺以在栅极结构和馈通沟槽中形成栅极隔离沟槽，在馈通沟槽中形成馈通隔离结构，蚀刻馈通隔离结构以形成第一凹槽，以及在第一凹槽中形成前侧通孔。减薄衬底的背侧以暴露馈通隔离结构，蚀刻馈通隔离结构以形成第二凹槽，并且在第二凹槽中形成背侧通孔。背侧通孔物理地和电地耦接至前侧通孔，并且背侧通孔和前侧通孔共同形成馈通通孔。馈通通孔可以利用更短、更宽的导线来替代通过前侧互连结构的布线。这降低了信号布线电阻和电容，从而提高了器件性能。前侧通孔和背侧通孔可以自对准至馈通隔离结构，这减少了未对准，并且减少了器件缺陷。

以下在特定上下文中描述了实施例，即包括纳米结构场效应晶体管(纳米结构FET)的管芯。然而，各种实施例可以应用于包括替代纳米结构FET或者与纳米结构FETs组合的其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。

图1根据一些实施例以三维视图示出了纳米结构FET(例如，纳米线FET、纳米片FET、全环栅FET、纳米带FET、多桥沟道FET(MBCFET)等)的示例。纳米结构FET包括在衬底50(例如，半导体衬底)上的鳍66上的纳米结构55(例如，纳米片、纳米线、纳米带等)。纳米结构55用作沟道区用于纳米结构FET。纳米结构55可以包括p型纳米结构、n型纳米结构、或其组合。浅沟槽隔离(STI)区68设置在相邻的鳍66之间，鳍66可以在相邻的STI区68上方和从相邻的STI区之间凸出。虽然将STI区68描述/图示为与衬底50分离，如本文所使用的，但是术语“衬底”可以指单独的半导体衬底或者半导体衬底与STI区68的组合。另外，虽然将鳍66的底部示出为单一的与衬底50连续的材料，但是鳍66的底部和/或衬底50可以包括单一材料或者多种材料。在此背景下，鳍66是指在相邻的STI区68之间延伸的部分。

栅极介电层100位于鳍66的顶面上，并且沿着纳米结构55的顶面、侧面、和底面。栅电极102位于栅极介电层100上。外延源极/漏极区92位于栅极介电层100和栅电极102的相对侧上的鳍66上。根据上下文，外延源极/漏极区92可以单独地或者共同地指源极或者漏极。

图1还示出了后面附图使用的参考截面。截面A-A’沿着纳米结构FET的鳍66的纵轴，并且沿着例如纳米结构FET的外延源极/漏极区92之间的电流流动的方向。截面A-A’可以穿过其中去除外延源极/漏极区92并且形成馈通通孔的区域。截面B-B’垂直于截面A-A’，并且沿着栅电极102的纵轴，并且沿着例如垂直于纳米结构FET的外延源极/漏极区92之间的电流流动方向的方向。截面C-C’平行于截面B-B’，并且延伸穿过纳米结构FET的一些外延源极/漏极区92。截面C-C’可以穿过其中去除外延源极/漏极区92并且形成馈通通孔的区域。截面D-D’平行于截面B-B’，并且延伸穿过纳米结构FET的外延源极/漏极区92。截面D-D’可以穿过其中未去除外延源极/漏极区92的区域。为了清楚起见，后续附图参考这些参考截面。

本文中所讨论的一些实施例是在使用栅极最后工艺形成的纳米结构FET的背景下讨论的。在一些实施例中，可以使用栅极优先工艺。另外，一些实施例设想了在诸如平面FET的平面器件中或者鳍式场效应晶体管(FinFET)中使用的方面。

图2至图34是根据一些实施例的纳米结构FET的制造中的中间阶段的截面图。图2、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29、图30A、图31、图32A、图33A、和图34示出了图1所示的参考截面A-A’。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图30B、和图32B示出了图1所示的参考截面B-B’。图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、和图33B示出了图1所示的参考截面C-C’。图6D、图7D、图8D、图9D、图10D、图11D、图12D、图12E、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图22D、图23D、图24D、图25D、图26D、图27D、和图28D示出了图1所示的参考截面D-D’。图22E和图27E示出了俯视图。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或者n型掺杂剂)或者是未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或者玻璃衬底。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或其组合。

衬底50可以包括n型区50N和p型区50P。n型区50N可以用来形成n型器件，例如NMOS晶体管，例如n型纳米结构FET，而p型区50P可以用来形成p型器件，例如PMOS晶体管，例如p型纳米结构MOSFET。n型区50N可以与p型区50P物理分离，并且可以将任意数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)设置在n型区50N和p型区50P之间。可以提供任意数量的n型区50N和p型区50P。

另外，在图2中，在衬底50上形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细地讨论的，将去除第一半导体层51，并且将对第二半导体层53进行图案化，以在n型区50N和p型区50P中形成纳米结构FET的沟道区。然而，在一些实施例中，可以去除第一半导体层51，并且可以对第二半导体层53进行图案化，以在n型区50N中形成纳米结构FET的沟道区，并且可以去除第二半导体层53，并且可以对第一半导体层51进行图案化，以在p型区50P中形成纳米结构FET的沟道区。在一些实施例中，可以去除第二半导体层53，并且可以对第一半导体层51进行图案化，以在n型区50N中形成纳米结构FET的沟道区，并且可以去除第一半导体层51，并且可以对第二半导体层53进行图案化，以在p型区50P中形成纳米结构FET的沟道区。在一些实施例中，可以去除第二半导体层53，并且可以对第一半导体层51进行图案化，以在n型区50N和p型区50P两者中形成纳米结构FET的沟道区。

为了说明的目的，将多层堆叠件64示出为包括每个第一半导体层51和第二半导体层53中的三层。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。多层堆叠件64的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延地生长。在一些实施例中，第一半导体层51可以由诸如硅锗等的第一半导体材料来形成，第二半导体层53可以由诸如硅、硅碳等的第二半导体材料来形成。为了说明的目的，将多层堆叠件64示出为具有由第一半导体材料形成的最底部第一半导体层51。在一些实施例中，可以将多层堆叠件64形成为具有由第二半导体材料形成的最底部第二半导体层53。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第一半导体材料的第一半导体层51，而不显著去除第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化，以形成所得纳米结构FET的沟道区。类似地，在其中去除第二半导体层53并且图案化第一半导体层51以形成沟道区的实施例中，可以去除第二半导体材料的第二半导体层53，而不显著去除第一半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化，以形成所得纳米结构FET的沟道区。

在图3A至图3C中，在衬底50中形成鳍66，在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽，而在多层堆叠件64中形成纳米结构55，并且在衬底50中形成鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。如图3A所示，可以对多层堆叠件64和衬底50进一步进行图案化，以限定随后将在其中形成浅沟槽隔离区的凹槽。

可以通过任何合适的方法对鳍66和纳米结构55进行图案化。例如，可以使用一个或者多个光刻工艺，包括双重图案化或者多重图案化工艺，来图案化鳍66和纳米结构55。通常，双重图案化或者多重图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并且使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件来对鳍66进行图案化。

n型区和p型区中的鳍66和纳米结构55可以具有基本相等的宽度。在一些实施例中，n型区中的鳍66和纳米结构55的宽度可以大于或者小于p型区中的鳍66和纳米结构55的宽度。另外，虽然每个鳍66和纳米结构55示出为在整个过程中具有一致的宽度，但是在一些实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，使得每个鳍66和/或纳米结构55的宽度沿着朝向衬底50的方向连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度，并且可以是梯形形状。

在图4A至图4C中，将浅沟槽隔离(STI)区68形成为与鳍66相邻。STI区68可以通过在衬底50、鳍66、和纳米结构55上、以及在相邻的鳍66和纳米结构55之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化硅的氧化物、氮化物等、或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。在一些实施例中，将绝缘材料形成为使得过量的绝缘材料覆盖鳍66和纳米结构55。虽然将绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍66、和纳米结构55的表面形成衬垫(未单独示出)。之后，可以在衬垫上形成填充材料，如以上所讨论的那些。

对绝缘材料施加去除工艺，以去除纳米结构55上方的多余绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露纳米结构55，使得纳米结构55和绝缘材料的顶面在平坦化工艺完成之后是齐平的。

使绝缘材料凹进，以形成STI区68。使绝缘材料凹进，使得纳米结构55和鳍66的上部从相邻的STI区68之间凸出。STI区68的顶面可以具有如图所示的平坦表面、凸面、凹面(例如凹陷)、或其组合。STI区68的顶面可以通过适当的蚀刻形成平坦状、凸状、和/或凹状。可以使用可接受的蚀刻工艺，例如对绝缘材料的材料具有选择性(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)的蚀刻工艺，使STI区68凹进。例如，可以使用例如使用了稀氢氟酸(dHF)的氧化物去除。

以上关于图2至图4C所描述的工艺只是鳍66和纳米结构55如何形成的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶面上形成介电层，并且可以穿过介电层蚀刻沟槽，以暴露下面的衬底50。可以在沟槽中外延地生长外延结构，并且可以使介电层凹进，使得外延结构从介电层凸出，以形成鳍66和/或纳米结构55。外延结构可以包括以上所讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延结构外延生长的一些实施例中，可以在生长期间使外延生长的材料原位掺杂，这可以避免先前和/或随后的注入，尽管可以一起使用原位掺杂和注入掺杂。

另外，在本文中仅为了说明的目的，将第一半导体层51(以及所得的第一纳米结构52)和第二半导体层53(以及所得的第二纳米结构54)图示和讨论为在p型区和n型区中包括相同的材料。就其本身而言，在一些实施例中，第一半导体层51和第二半导体层53中的一个或者两个可以是不同的材料，或者在p型区和n型区中以不同的顺序形成。

另外，在图4A至图4C中，可以在鳍66、纳米结构55、和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或者其他掩模(未单独示出)来实现n型区和p型区的不同注入步骤。例如，可以在n型区和p型区中的鳍66和STI区68上形成光刻胶。图案化光刻胶，以暴露p型区。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术进行图案化。一旦将光刻胶图案化，就在p型区50P中实施n型杂质注入，并且光刻胶可以充当掩模，以基本上防止将n型杂质注入至n型区中。n型杂质可以是以在约10¹³原子/cm³至约10¹⁴原子/cm³范围内的浓度在该区域中注入的磷、砷、锑等。在注入之后，例如通过可接受的灰化工艺去除光刻胶。

在p型区的注入之后或者之前，在p型区和n型区中的鳍66、纳米结构55、和STI区68上形成光刻胶或者其他掩模(未单独示出)。图案化光刻胶，以暴露n型区。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术进行图案化。一旦将光刻胶图案化，就可以在n型区中实施p型杂质注入，并且光刻胶可以充当掩模，以基本上防止将p型杂质注入至p型区中。p型杂质可以是以在约10¹³原子/cm³至约10¹⁴原子/cm³范围内的浓度在该区域中注入的硼、氟化硼、铟等。在注入之后，可以例如通过可接受的灰化工艺去除光刻胶。

在n型区和p型区的注入之后，可以实施退火，以修复注入损伤，并且激活所注入的p型和/或n型杂质。在一些实施例中，可以在生长期间使外延鳍的生长材料原位掺杂，这可以避免注入，尽管可以一起使用原位掺杂和注入掺杂。

在图5A至图5C中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或者热生长。在伪介电层70上形成伪栅极层72，并且在伪栅极层72上形成掩模层74。可以将伪栅极层72沉积在伪介电层70上，然后例如通过CMP进行平坦化。可以将掩模层74沉积在伪栅极层72上。伪栅极层72可以是导电或者非导电材料，并且可以选自包括非晶硅、多晶硅(多晶硅)、多晶硅锗(多晶硅锗)、金属氮化物、金属硅化物、金属氧化物、和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或者用于沉积所选材料的其他技术，来沉积伪栅极层72。伪栅极层72可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氧氮化硅等。在一些实施例中，可以跨n型区和p型区形成单个伪栅极层72和单个掩模层74。应该注意，仅为了说明的目的，将介电层70示出为仅覆盖鳍66和纳米结构55。在一些实施例中，可以将伪介电层70沉积为使得伪介电层70覆盖STI区68，使得伪介电层70在伪栅极层72和STI区68之间延伸。

图6A至图34示出了实施例器件制造中的各种其他步骤，并且示出了n型区或者p型区中的部件。在图6A至图6D中，可以使用可接受的光刻和蚀刻技术对掩模层74(参见图5A至图5C)进行图案化，以形成掩模78。可以将掩模78的图案转移至伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖纳米结构55的相应沟道区。掩模78的图案可以用来将每个伪栅极76与相邻的伪栅极76物理分离。伪栅极76可以具有基本上垂直于鳍66和纳米结构55的长度方向的长度方向。

在图7A至图7D中，在图6A至图6D所示的结构上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将进行图案化，以充当用于形成自对准源极/漏极区的间隔件。在图7A至图7D中，第一间隔件层80形成在：STI区68的顶面上；纳米结构55和掩模78的顶面和侧面；以及伪栅极76、伪栅极电介质71、和鳍66的侧面。将第二间隔件层82沉积在第一间隔件层80上。第一间隔件层80可以使用诸如热氧化的技术由氧化硅、氮化硅、氧氮化硅等来形成，或者通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的诸如氧化硅、氮化硅、氮氧化硅等的材料来形成，并且可以通过CVD、ALD等来沉积。

在形成第一间隔件层80之后，在形成第二间隔件层82之前，可以对轻掺杂的源极/漏极(LDD)区(未单独示出)实施注入。在具有不同器件类型的实施例中，类似于以上图4A至图4C中所讨论的注入，可以在n型区上方形成诸如光刻胶的掩模，同时暴露p型区，并且可以将适当类型的杂质(例如，p型)注入至p型区中暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区上方形成诸如光刻胶的掩模，同时暴露n型区，并且可以将适当类型的杂质(例如，n型)注入至n型区中暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前所讨论的任意n型杂质，并且p型杂质可以是先前所讨论的任意p型杂质。轻掺杂的源极/漏极区可以具有在约1x10¹⁵原子/cm³至约1x10¹⁹原子/cm³范围内的杂质浓度。退火可以用来修复注入损伤，并且激活所注入的杂质。

在图8A至图8D中，蚀刻第一间隔件层80和第二间隔件层82，以形成第一间隔件81和第二间隔件83。如以下将详细讨论的，第一间隔件81和第二间隔件83用来自对准随后形成的源极/漏极区，以及在随后的处理期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等，来蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得当图案化第二间隔件层82时，第一间隔件层82可以充当蚀刻停止层，而当图案化第一间隔件层80时，第二间隔件层82可以充当掩模。利用第一间隔件层80充当蚀刻停止层，可以使用各向异性蚀刻工艺蚀刻第二间隔件层82，第二间隔件层82的剩余部分形成第二间隔件83，如图8C和图8D所示。之后，第二间隔件83充当掩模，同时蚀刻第一间隔件层80的暴露部分，从而形成如图8A、图8C、和图8D所示的第一间隔件81。

如图8C和图8D所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8A所示，在一些实施例中，可以从与掩模78、伪栅极76、和伪栅极电介质71相邻的第一间隔件层80上去除第二间隔件层82，从而在截面图中，第一间隔件81设置在掩模78、伪栅极76、和伪栅极电介质71的侧面上。在一些实施例中，在图8A所示的截面图中，第二间隔件层82的一部分可以保留在第一间隔件层80上，与掩模78、伪栅极76、和伪栅极电介质71相邻。

应该注意，以上公开一般描述了形成间隔件和LDD区的工艺。可以使用其他工艺和顺序。例如，可以使用更少或者更多的间隔件，可以使用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，可以形成和去除其他的间隔件，和/或等等。另外，可以使用不同的结构和步骤来形成n型和p型器件。

在图9A至图9D中，在纳米结构55、鳍66、和衬底50中形成凹槽86。随后将在凹槽86中形成外延源极/漏极区。凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并且至鳍66中。如图9A、图9C、和图9D所示，STI区68的顶面可以与形成凹槽86的底面的鳍66的部分齐平。在一些实施例中，可以蚀刻鳍66，使得凹槽86的底面设置在STI区68的顶面上方或者下方。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺，蚀刻纳米结构55、鳍66、和衬底50，来形成凹槽86。在用于形成凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83、和掩模78掩蔽鳍66、纳米结构55、和衬底50的部分。可以使用单个蚀刻工艺或者多个蚀刻工艺，来蚀刻纳米结构55和/或鳍66的每一层。可以使用定时蚀刻工艺，使得在凹槽86达到期望深度之后，停止凹槽86的蚀刻。

在图10A至图10D中，对由凹槽86暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的层的侧面的部分进行蚀刻，以形成侧壁凹槽88。虽然与侧壁凹槽88相邻的第一纳米结构52的侧面在图10A中显示为是直的，但是侧面可以是凹的或者是凸的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺，来蚀刻侧面。在第一纳米结构52包括例如SiGe、并且第二纳米结构54包括例如Si或者SiC的实施例中，可以使用具有氢氧化四甲基铵(TMAH)、氢氧化铵(NH₄OH)等的干蚀刻工艺，来蚀刻第一纳米结构52的侧面。

在图11A至图11D中，在侧壁凹槽88中形成内部间隔件90。可以通过在图10A至图10D所示的结构上沉积内部间隔件层(未单独示出)，来形成内部间隔件90。内部间隔件90充当随后形成的源极/漏极区和栅极结构之间的隔离部件。如将在以下详细讨论的，将在凹槽86中形成源极/漏极区，同时将用栅极结构替代第一纳米结构52。内部间隔件90还可以帮助控制凹槽86中的源极/漏极区的生长。

可以通过诸如CVD、ALD等的共形沉积工艺，来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅(SiN)、氧化硅(SiO₂)、氧碳化硅(SiOC)、氧碳氮化硅(SiOCN)、碳氮化硅(SiCN)、或者氧氮化硅的材料，尽管可以使用诸如所具有的k值小于约3.5的低介电常数(低k)材料的任何合适的材料。然后可以蚀刻内部间隔件层，以形成内部间隔件90。可以通过：各向异性蚀刻工艺，例如RIE、NBE等；各向同性蚀刻工艺，例如湿蚀刻工艺等；其组合；等等，来蚀刻内部间隔件层。内部间隔件层可以具有在约1nm至约10nm的范围内的厚度。虽然将内部间隔件90的外侧面示出为与第二纳米结构54的侧面齐平，但是内部间隔件90的外侧面可以延伸超出第二纳米结构54的侧面，或者从第二纳米结构54的侧面凹进。

虽然内部间隔件90的外侧面在图11A中显示为是直的，但是内部间隔件90的外侧面可以是凹的或者是凸的。作为示例，第一纳米结构的侧面可以是凹的，内部间隔件90的外侧面可以是凹的，并且内部间隔件90可以从第二纳米结构54的侧面凹进。可以通过：各向异性蚀刻工艺，例如RIE、NBE等；各向同性蚀刻工艺，例如湿蚀刻工艺等；其组合；等等，来蚀刻内部间隔件层。内部间隔件90可以用来防止后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区(例如，以下关于图12A至图12E所讨论的外延源极/漏极区92)造成损坏，并且可以用来控制源极/漏极区的生长。

另外，可以在凹槽86中的鳍66和衬底50的顶面上，以及STI区68的顶面上，形成隔离层91。可以通过共形地形成一种或者多种介电材料、并且随后蚀刻该介电材料，来形成隔离层91。可接受的介电材料可以包括氮化硅、氧氮化硅、氧碳氮化硅、氧碳化硅、碳氮化硅、氧化硅等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成。可以实施任何可接受的蚀刻工艺，例如干蚀刻、湿蚀刻等、或其组合，来图案化介电材料。蚀刻可以是各向异性的。蚀刻去除介电材料的垂直部分。当进行蚀刻时，介电材料具有留在凹槽86中的STI区68和/或鳍66以及衬底50的顶面上的水平部分(从而形成隔离层91)。在一些实施例中，隔离层91也可以形成在其他水平表面上，例如在掩模78、第一间隔件81、和第二间隔件83的顶面上。

在图12A至图12E中，在凹槽86中形成外延源极/漏极区92。源极/漏极区可以根据上下文单独地或者共同地指源极或者漏极。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺，在凹槽86中外延地生长外延源极/漏极区92。在一些实施例中，外延源极/漏极区92可以在第二纳米结构54上施加应力，从而提高性能。在图12A所示的截面中，外延源极/漏极区92可以形成在凹槽86中，使得每个伪栅极76设置在外延源极/漏极区92的相邻对之间。在一些实施例中，第一间隔件81用来将外延源极/漏极区92与伪栅极76分离，并且内部间隔件90用来将外延漏极/漏极区92与纳米结构55以适当的横向距离分离，使得外延源极/漏极区92不会与随后形成的所得纳米结构FET的栅极短路。

在一些实施例中，可以通过掩蔽p型区(例如，PMOS区)，来形成n型区(例如NMOS区)中的外延源极/漏极区92。然后，在n型区中的凹槽86中外延地生长外延源极/漏极区92。外延源极/漏极区92可以包括适合于在n型纳米结构FET中形成源极/漏极区的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区92可以包括在第二纳米材料54上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅等。外延源极/漏极区92可以具有从纳米结构55的上表面凸起的表面，并且可以具有小平面。

可以通过掩蔽n型区(例如，NMOS区)，来形成p型区(例如PMOS区)中的外延源极/漏极区92。然后，在p型区中的凹槽86中外延地生长外延源极/漏极区92。外延源极/漏极区92可以包括适合于在p型纳米结构FET中形成源极/漏极区的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区92可以包括在第二纳米材料54上施加压缩应变的材料，例如硅锗、硼掺杂硅锗、锗、锗锡等。外延源极/漏极区92也可以具有从纳米结构55的上表面凸起的表面，并且可以具有小平面。

可以用掺杂剂注入外延源极/漏极区92、第一纳米结构52、第二纳米结构54、和/或衬底50，以形成源极/漏极区，类似于之前所讨论的用于形成轻掺杂源极/漏极区的工艺，随后进行退火。源极/漏极区可以具有在约1x10¹⁹原子/cm³和约1x10²¹原子/cm³之间的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是先前所讨论的任何杂质。在一些实施例中，外延源极/漏极区92可以在生长期间进行原位掺杂。

作为用于在n型区和p型区中形成外延源极/漏极区92的外延工艺的结果，外延源极/漏极区的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面引起相同纳米结构FET的相邻外延源极/漏极区92合并，如图12E所示。在一些实施例中，如图12D所示，在外延工艺完成之后，相邻的外延源极/漏极区92保持分离。在图12A所示的实施例中，可以沿着鳍66和衬底50的顶面形成隔离层91，从而阻挡外延生长。另外，第一间隔件81和第二间隔件83可以形成至STI区68的顶面，从而进一步阻挡外延生长。在一些实施例中，第一间隔件81和/或第二间隔件83可以覆盖纳米结构55的侧面的部分，进一步阻挡外延生长。在一些实施例中，可以调整用于形成第一间隔件81和/或第二间隔件83的间隔件蚀刻，以去除间隔件材料，以允许外延生长区延伸至STI区68的顶面。

外延源极/漏极区92可以包括一个或者多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层92A、第二半导体材料层92B、和第三半导体材料层92C。任意数量的半导体材料层可以用于外延源极/漏极区92。第一半导体材料层92A、第二半导体材料层92B、和第三半导体材料层92C中的每一个可以由不同的半导体材料形成，并且可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层94C的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上沉积第三半导体材料层92C。

在图13A至图13D中，在图12A至图12D所示的结构上沉积第一层间电介质(ILD)96。第一ILD96可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或者FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，将接触蚀刻停止层(CESL)94设置在第一ILD96与外延源极/漏极区92、掩模78、第一间隔件81、第二间隔件83、和隔离层91之间。CESL 94可以包括具有与上覆的第一ILD 96的材料不同的蚀刻速率的介电材料，例如氮化硅、氧化硅、氧氮化硅等。

在图14A至图14D中，实施诸如CMP的平坦化工艺，以使第一ILD 96和CESL 94的顶面与伪栅极76或者掩模78的顶面齐平。平坦化工艺还可以去除伪栅极76上的掩模78，以及沿着掩模78的侧壁的第一间隔件81的部分。在平坦化工艺之后，伪栅极76、第一间隔件81、第一ILD 96、和CESL 94的顶面在工艺变化范围内是齐平的。因此，伪栅极76的顶面穿过第一ILD 96和CESL 94暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96和CESL 94的顶面与掩模78和第一间隔件81的顶面齐平。

在图15A至图15D中，在一个或者多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，以形成凹槽98。也可以去除凹槽98中的伪栅极电介质71的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质71。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，以比蚀刻第一ILD 96、CESL 94、或者第一间隔件81更快的速率选择性地蚀刻伪栅极76。一些凹槽98暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米结构FET中充当沟道区。一些凹槽98暴露和/或覆盖STI区68的部分。随后可以在至少一些凹槽98中形成伪栅极结构。可以将用作沟道区的纳米结构55的部分设置在外延源极/漏极区92的相邻对之间。在去除期间，当蚀刻伪栅极76时，可以将伪栅极电介质71用作蚀刻停止层。然后可以在去除伪栅极76之后去除伪栅极电介质71。

在图16A至图16D中，去除第一纳米结构52以延伸凹槽98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂，实施诸如湿蚀刻等的各向同性蚀刻工艺，来去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、第一间隔件81、第一ILD 96、CESL 94、衬底50、内部间隔件90、和STI区68保持相对未蚀刻。在第一纳米结构52包括例如SiGe、并且第二纳米结构54包括例如Si或者SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH₄OH)等，来去除第一纳米结构52。

在图17A至图17D中，形成了用于替换栅极的栅极介电层100和栅电极102。将栅极介电层100共形地沉积在凹槽98中。可以将栅极介电层100形成在：鳍66和衬底50的顶面和侧面上；以及第二纳米结构54的顶面、侧面、和底面上。也可以将栅极介电层100沉积在：第一ILD 96、CESL 94、和STI区68的顶面上；以及第一间隔件81的顶面和侧面上。

在一些实施例中，栅极介电层100包括一个或者多个介电层，例如氧化物、金属氧化物等、或其组合。例如，在一些实施例中，栅极介电层100可以包括氧化硅层，和氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或者硅酸盐。栅极介电层100的结构在n型区和p型区中可以相同或者不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

将栅电极102沉积在栅极介电层100上，并且填充凹槽98的剩余部分。栅电极102可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。虽然图17A和图17B中示出了单层栅电极102，但是栅电极102可以包括任意数量的衬垫层、任意数量的功函数调谐层、和填充材料。可以将构成栅电极102的层的任何组合沉积在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间。

n型区和p型区中的栅极介电层100的形成可以同时进行，使得各个区中的栅极介电层110由相同的材料形成，并且栅电极102的形成可以同步进行，使得各个区中的栅电极102由相同的材料形成。在一些实施例中，各个区中的栅极介电层100可以通过不同的工艺形成，使得栅极介电层100可以是不同的材料，和/或具有不同的层数量，和/或，各个区中的栅电极102可以通过不同工艺形成，使得栅电极102可以是不同的材料，和/或具有不同的层数量。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区。

在填充凹槽98之后，可以实施平坦化工艺，例如CMP，以去除栅极介电层100和栅电极102的多余部分，这些多余部分位于第一ILD 96、第一间隔件81、和CESL 94的顶面上方。栅电极102和栅极介电层100的剩余部分因此形成所得纳米结构FET的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”或者“栅极堆叠件”。

在图18A至图18D中，延伸穿过第一ILD 96、CESL 94、隔离层91、STI区68、栅电极102、和栅极介电层100、并且至衬底50中，形成馈通沟槽104和栅极隔离沟槽105。馈通沟槽104可以用于自对准工艺中，以形成馈通结构。馈通结构提供衬底50的前侧和背侧之间的电连接。栅极隔离沟槽105可以用来将栅极结构(包括栅电极102和栅极介电层100)分离成分隔开并且电隔离的栅极结构。虽然将栅极结构示出为分离成三个栅极结构，但是栅极结构可以分离成任意数量的栅极结构。如图18C和图18D所示，栅极隔离沟槽105可以延伸穿过与外延源极/漏极区92相邻的第一ILD 96和CESL 94。在一些实施例中，可以通过CESL 94和/或第一ILD 96，将栅极隔离沟槽105与外延源极/漏极区92分离。在一些实施例中，栅极隔离沟槽105可以至少部分地延伸穿过外延源极/漏极区92。

可以通过适当的光刻和蚀刻工艺来形成馈通沟槽104和栅极隔离沟槽105。例如，可以在栅极结构、第一间隔件81、CESL 94、和第一ILD 96上形成图案化的掩模(未单独示出)，例如图案化的光刻胶。可以通过使用旋涂、CVD、PVD等沉积一个或者多个掩模层，来形成图案化的掩模。可以通过将光刻胶层暴露至图案化的能量源(例如，图案化的光源)、并且显影光刻胶层以去除光刻胶层的暴露或者未暴露部分，来图案化掩模层，从而形成图案化的光刻胶。诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等的合适的蚀刻工艺可以用来图案化掩模层和形成图案化的掩模，并且可以用来图案化馈通沟槽104和栅极隔离沟槽105。蚀刻可以包括使用各种蚀刻剂来有效地去除第一ILD 96、CESL 94、隔离层91、STI区68、栅电极102、栅极介电层100、和衬底50的各种材料的多个周期。在一些实施例中，馈通沟槽104和栅极隔离沟槽105的底面可以在STI区68中或者在衬底50的表面上，并且可以不穿透衬底50。可以在图案化馈通沟槽104和栅极隔离沟槽105之后，将图案化的掩模去除。

在一些实施例中，馈通沟槽104和栅极隔离沟槽105可以延伸至衬底中，深度范围为约10nm至约50nm。馈通沟槽104在图18A所示的截面中可以具有在约20nm至约60nm的范围内的宽度W₁，并且馈通沟槽104在图18C所示的截面中可以具有在约35nm至约130nm的范围内、或者在约20nm至约100nm的范围内的厚度W₂。馈通沟槽104与栅极结构、鳍66、和纳米结构55之间的水平距离可以大于约15nm。提供具有以上所描述的尺寸的馈通沟槽104，可以提供随后形成的馈通通孔与栅极结构、鳍66、和纳米结构55之间的隔离，减少了由时间依赖介电击穿(TDDB)等引起的可靠性问题，并且防止馈通通孔与栅极结构、鳍66、和纳米结构55之间的短路。

在图19A至图19D中，在馈通沟槽104中形成馈通隔离结构106，在栅极隔离沟槽105中形成栅极隔离结构107。可以通过CVD、FCVD、ALD等来沉积馈通隔离结构106和栅极隔离结构107。可以由包括氧化硅、氧碳化硅、氧化铝、氧氮化铝、氧化锆、氧化铪、氧化钛、氧化锆铝、氧化锌、氧碳氮化硅、碳氮化硅、其组合或者多层等的材料来形成馈通隔离结构106和栅极隔离结构107，并且可以将其沉积至在约20nm至约50nm范围内的厚度。可以实施诸如CMP的平坦化工艺，以从第一ILD 96、CESL 94、栅电极102、栅极介电层100、和第一间隔件81的表面去除馈通隔离结构106和栅极隔离结构107的多余材料。

在图20A至图20D中，使栅极结构(包括栅极介电层100和栅电极102)凹进，因此，凹槽直接形成在栅极结构上方和第一间隔件81的相对部分之间。将包括诸如氮化硅、氧氮化硅等的一层或者多层介电材料的栅极覆盖件108填充在凹槽中，随后通过平坦化工艺，来去除在第一ILD 96、CESL 94、栅电极102、栅极介电层100、和第一间隔件81上延伸的介电材料的多余部分。随后形成的栅极接触件(例如以下关于图22A至图22D所讨论的栅极接触件116)穿透栅极覆盖件108，以接触凹进的栅电极102的顶面。

另外，在图20A至图20D中，在第一ILD 96、CESL 94、第一间隔件81、栅极介电层100、栅电极102、和栅极覆盖件108上沉积第二ILD 110。在一些实施例中，第二ILD 110是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 110由诸如PSG、BSG、BPSG、USG等的介电材形成、并且可以通过诸如CVD、PECVD等的任何合适的方法来沉积第二ILD 110。

在图21A至图21D中，蚀刻第二ILD 110、第一ILD 96、CESL 94、栅极覆盖件108、馈通隔离结构106、和栅极隔离结构107。蚀刻第二ILD 110和馈通隔离结构106，以形成部分延伸穿过馈通隔离构结构106的前侧通孔凹槽111。蚀刻第二ILD 110、第一ILD 96、CESL 94、和栅极隔离结构107，以形成暴露外延源极/漏极区92的表面的源极/漏极凹槽113。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺进行蚀刻，来形成前侧通孔凹槽111和源极/漏极凹槽113。在一些实施例中，可以将前侧通孔凹槽111和源极/漏极凹槽113蚀刻为使用第一蚀刻工艺穿过第二ILD 110和第一ILD 96；蚀刻为使用第二蚀刻工艺穿过栅极覆盖件108；以及蚀刻为使用第三蚀刻工艺穿过CESL 94。可以在第二ILD 110上方形成并且图案化诸如光刻胶的掩模，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 110的部分。在一些实施例中，蚀刻工艺可以过度蚀刻，使得源极/漏极凹槽113延伸至外延源极/漏极区92中。源极/漏极凹槽113的底面可以与外延源极/漏极区92和/或栅极结构齐平(例如，在同一水平面上，或者与衬底50具有相同距离)，或者低于(例如，更接近衬底50)外延源极/漏极区92和/或栅极结构。

可以在相同的截面中形成前侧通孔凹槽111和源极/漏极凹槽113、或者在不同的截面中形成前侧通孔凹槽111和源极/漏极凹槽113。在不同的截面中形成前侧通孔凹槽111和源极/漏极凹槽113，可以减少随后形成的接触件发生短路的风险。在形成源极/漏极凹槽113之后，在外延源极/漏极区92上形成硅化物区117。在一些实施例中，通过在外延源极/漏极区92的暴露部分上首先沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或者锗化物区的金属(未单独示出)，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金，来形成硅化物区117。实施热退火工艺，以形成硅化物区117。例如通过蚀刻工艺，去除所沉积的金属的未反应部分。虽然将硅化物区117称为硅化物区，但是硅化物区117也可以是锗化物区或者锗化硅区(例如，包括硅化物和锗化物的区域)。在一些实施例中，硅化物区117包括TiSi，并且具有在约1nm至约10nm范围内的厚度。在一些实施例中，硅化物区117可以包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、YSi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi、NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、其组合等。

在图22A至图22E中，在前侧通孔凹槽111和源极/漏极凹槽113中分别形成包括衬垫层119的前侧通孔112和源极/漏极接触件114(每个都可以称为接触插塞)。图22E示出了俯视图，其中仅示出了前侧通孔112、源极/漏极接触件114、衬垫层119、栅极结构、栅极隔离结构107、鳍66、外延源极/漏极区92、和馈通隔离结构106。前侧通孔112和源极/漏极接触件114可以各自包括一层或者多层，例如阻挡层、扩散层、和填充材料。例如，在一些实施例中，前侧通孔112和源极/漏极接触件114各自包括衬垫层119和导电材料。源极/漏极接触件114的导电材料电耦接至下面的导电部件(例如，在所示实施例中通过硅化物区117的外延源极/漏极区92)。源极/漏极接触件114通过硅化物区117电耦接至外延源极/漏极区92。前侧通孔112可以随后电耦接至背侧通孔，以形成馈通通孔，其提供衬底50的前侧和衬底50的背侧之间的连接。衬垫层119可以包括钛、氮化钛、钽、氮化钽等。衬垫层119可以沿着第二ILD110、CESL 94、第一ILD 96、馈通隔离结构106、和栅极隔离结构107的侧面延伸，并且接触这些侧面。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从第二ILD 110的表面去除前侧通孔112和源极/漏极接触件114的多余材料。在一些实施例中，源极/漏极接触件114部分地与相邻的栅极隔离结构107重叠，如图22C所示。在一些实施例中，源极/漏极接触件114不与相邻的栅极隔离结构107重叠，如图22D所示。

另外，栅极接触件116形成为至栅极结构的栅电极102。根据一些实施例，穿过第二ILD 110和栅极覆盖件108形成栅极接触件116。穿过第二ILD 110和栅极覆盖件108形成用于栅极接触件116的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从第二ILD110的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成栅极接触件116。栅极接触件116物理地和电地耦接至栅电极102。可以在不同工艺中形成、或者可以在相同工艺中形成源极/漏极接触件114和栅极接触件116。虽然示出为在相同的截面中形成，但是应当理解，可以在不同的截面中形成源极/漏极接触件114和栅极接触件116中的每一个，这可以避免接触件的短路。

可以将前侧通孔凹槽111和前侧通孔112形成为具有小于馈通隔离结构106的宽度W₁和W₂的宽度。例如，在图22A所示的截面中，前侧通孔112在衬垫层119之间可以具有约5nm至约30nm的范围内的宽度W₃，并且在图22C所示的截面中，前侧通孔112在衬垫层119之间可以具有在约5nm至约30nm的范围内的宽度W₄。这确保了将前侧通孔凹槽111和前侧通孔112形成在馈通隔离结构106内，即使在前侧通孔凹槽111和前侧通孔112不对齐的情况下也是如此。例如，前侧通孔凹槽111和前侧通孔112的外边缘与馈通隔离结构106的外边缘之间的距离可以在约5nm至约15nm的范围内。这防止前侧通孔凹槽111和前侧通孔112形成在馈通隔离结构106的外部。这允许馈通隔离结构106提供前侧通孔112与栅极结构、鳍66、和纳米结构55之间的隔离，减少了由时间依赖介电击穿(TDDB)等引起的可靠性问题，并且防止前侧通孔114与栅极结构、鳍66、和纳米结构55之间的短路。

在图23A至图23D中，在第二ILD 110、前侧通孔112、源极/漏极接触件114、和栅极接触件116上，形成前侧互连结构120。可以将前侧互连结构120称为前侧互连结构，是因为其形成在衬底50的前侧(例如，衬底50的其上形成有源器件的一面)上。

前侧互连结构120可以包括形成在一个或者多个堆叠的介电层122中的一层或者多层导电部件124。每个堆叠的介电层122可以包括介电材料，例如低k介电材料、超低k(ELK)介电材料等。可以使用诸如CVD、ALD、PVD、PECVD等的适当的工艺来沉积介电层122。

导电部件124可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过介电层122的相应层，以提供导线层之间的垂直连接。可以通过诸如镶嵌工艺、双重镶嵌工艺等的任何可接受的工艺来形成导电部件124。

在一些实施例中，可以使用镶嵌工艺形成导电部件124，其中利用光刻和蚀刻技术的组合对相应的介电层122进行图案化，以形成与导电部件124的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，用于导电材料的合适的材料包括铜、银、金、钨、铝、其组合等。在实施例中，可以通过沉积铜或者铜合金的晶种层、并且通过镀敷填充沟槽，来形成导电部件124。化学机械平坦化(CMP)工艺等可以用来从相应介电层122的表面去除多余的导电材料，并且平坦化介电层124和导电部件124的表面，以用于后续处理。

图23A至图23D示出了前侧互连结构120中的四层导电部件124和介电层122。然而，应当理解，前侧互连结构120可以包括设置在任意数量的介电层122中的任意数量的导电部件124。可以将前侧互连结构120电耦接至前侧通孔112、源极/漏极接触件114、和栅极接触件116，以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。

在图24A至图24D中，通过第一接合层152A和第二接合层152B(统称为接合层152)，将载体衬底150接合至前侧互连结构120的顶面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底150可以在后续处理步骤期间以及在完成的器件中提供结构支撑。

在各种实施例中，可以使用诸如电介质对电介质接合等的合适的技术，将载体衬底150接合至前侧互连结构120。电介质对电介质接合可以包括在前侧互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二接合层152B同样可以是在使用例如CVD、ALD、PVD、热氧化等接合之前在载体衬底150的表面上形成的氧化物层。其他合适的材料可以用于第一接合层152A和第二接合层152B。

电介质对电介质接合工艺可以还包括对第一接合层152A和第二接合层152B中的一个或者多个施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中实施等离子体处理。在等离子体处理之后，表面处理可以进一步包括可以对一个或者多个接合层152施加的清洁工艺(例如，用去离子水冲洗等)。然后将载体衬底150与前侧互连结构120对准，并且将两者彼此压靠，以启动载体衬底150至前侧互连结构120的预接合。可以在室温下(例如，在约21℃和约25℃之间)实施预接合。在预接合之后，可以通过例如将前侧互连结构120和载体衬底150加热至约170℃的温度，来施加退火工艺。

另外，在图24A至图24D中，在将载体衬底150接合至前侧互连结构120之后，可以翻转器件，使得衬底50的背侧朝上。衬底50的背侧可以是指与衬底50的其上形成有源器件的前侧相对的一面。

在图25A至图25D中，施加减薄工艺至衬底50的背侧。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、其组合等。减薄工艺可以去除衬底50、STI区68、鳍66、和/或馈通隔离结构106的部分，并且可以暴露衬底50、STI区68、鳍66、和馈通隔离结构106的与前侧互连结构120相对的表面。如图25A至图25D所示，衬底50、STI区68、鳍66、和馈通隔离结构106的背侧表面可以在减薄工艺之后彼此齐平。可以施加减薄工艺，使得STI区68具有在约30nm至约70nm的范围内的高度H₁。馈通隔离结构106可以具有在约80nm至约200nm的范围内的高度H₂。将STI区68减薄至低于预定范围的高度，可能导致随后形成的背侧通孔太靠近栅电极102，这可能导致器件缺陷。将STI区68减薄至大于预定范围的高度，可能导致随后形成的背侧通孔和馈通通孔具有太大的长度，并且由于高纵横比而难以形成，这增加了电阻、降低了器件性能、并且增加了器件缺陷。

在图26A至图26D中，在衬底50、STI区68、鳍66、和馈通隔离结构106上，形成介电层130。可以使用诸如CVD、ALD、PVD、PECVD等的适当的工艺来沉积介电层130。介电层130可以包括介电材料、氧化硅、硅化铪、氧碳化硅、氧化铝、硅化锆、氧氮化铝、氧化锆、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化硅、氧碳氮化硅、硅、氮化锆、碳氮化硅、其组合或多层等。在一些实施例中，可以将介电层130沉积至在约5nm至约40nm的范围内的厚度。

另外，在图26A至图26D中，蚀刻介电层130、馈通隔离结构106、衬底50、鳍66、和隔离层91。蚀刻介电层130和馈通隔离结构106，以形成延伸穿过馈通隔离层106、部分穿过馈通绝缘结构106、并且暴露前侧通孔112的背侧通孔凹槽132。蚀刻介电层130、衬底50、鳍66、和隔离层91，以形成延伸穿过介电层130、衬底50、鳍66、和隔离层91、并且暴露外延源极/漏极区92的背侧通孔凹槽134。

可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺进行蚀刻，来形成背侧通孔凹槽132和背侧通孔凹槽134。在一些实施例中，可以将背侧通孔凹槽132和背侧通孔凹槽134蚀刻为使用第一蚀刻工艺穿过介电层130和馈通隔离结构106；可以将背侧通孔凹槽134蚀刻为使用第二蚀刻工艺穿过衬底50和鳍66；并且可以将背侧通孔凹槽134蚀刻为使用第三蚀刻工艺穿过隔离层91。可以在介电层130上形成并且图案化诸如光刻胶的掩模，以从第一蚀刻工艺、第二蚀刻工艺、和第三蚀刻工艺中的任意一者掩蔽介电层的部分130。在一些实施例中，蚀刻工艺可以过度蚀刻，使得馈通隔离结构106的顶面低于前侧通孔112的顶面(沿着图26A至图26D所示的方向)，并且背侧通孔凹槽134延伸至外延源极/漏极区92中。背侧通孔凹槽132和背侧通孔凹槽134的底面可以与前侧通孔112和外延源极/漏极区92齐平(例如，在同一水平面上，或者与衬底50具有相同距离)，或者低于(例如，更接近衬底50)前侧通孔112和外延源极/漏极区92。在图26A至图26D所示的实施例中，可以通过对衬垫层119的材料具有选择性的工艺来蚀刻背侧通孔凹槽132和背侧通孔凹槽134，使得衬垫层119保持相对未蚀刻。

可以形成在相同的截面中、或者在不同的截面中形成背侧通孔凹槽132和背侧通孔凹槽134。在不同截面中形成背侧通孔凹槽132和背侧通孔凹槽134，可以减少随后形成的接触件发生短路的风险。在形成背侧通孔凹槽134之后，在外延源极/漏极区92上形成硅化物区135。在一些实施例中，通过在外延源极/漏极区92的暴露部分上首先沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗等)反应以形成硅化物或锗化物区的金属(未单独示出)，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金，来形成硅化物区135。实施热退火工艺，以形成硅化物区135。例如通过蚀刻工艺，去除所沉积的金属的未反应部分。虽然将硅化物区135称为硅化物区，但是硅化物区135也可以是锗化物区或者锗化硅区(例如，包括硅化物和锗化物的区域)。在一些实施例中，硅化物区135包括TiSi，并且具有在约1nm至约10nm的范围内的厚度。在一些实施例中，硅化物区135可以包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、YSi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi、NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、其组合等。硅化物区135可以包括与硅化物区117相同或者不同的材料。

在图27A至图27E中，在背侧通孔凹槽132和背侧通孔凹槽134中形成衬垫层137，在背侧通孔凹槽132中的衬垫层137上形成背侧通孔136，并且在背侧通孔凹槽134中的衬垫层137上形成背侧通孔138。图27E示出了俯视图，其中仅示出了背侧通孔136、背侧通孔138、衬垫层137、衬垫层119、前侧通孔112、栅极结构、栅极隔离结构107、鳍66、外延源极/漏极区92、和馈通隔离结构106。背侧通孔凹槽132中的衬垫层137沿着STI区68、隔离层91、CESL94、第一ILD 96、馈通隔离结构106、和前侧通孔112的表面延伸。背侧通孔凹槽134中的衬垫层137沿着衬底50、鳍66、隔离层91、硅化物区135、和STI区68的表面延伸。背侧通孔136和背侧通孔138延伸穿过介电层130的表面并且沿着介电层130的表面延伸。

可以通过CVD、ALD、PVD等来沉积衬垫层137、并且可以在沉积背侧通孔136和背侧通孔138之前使用各向异性蚀刻工艺等来蚀刻衬垫层137。除了衬垫层137之外或者作为衬垫层137的替代，背侧通孔136和背侧通孔138可以各自包括一层或者多层，例如阻挡层、扩散层、和填充材料。将背侧通孔136电耦接至前侧通孔112。背侧通孔136在截面图中可以呈T形，并且可以在介电层130和STI区68之间的界面处包括阶梯结构。

通过硅化物区135，将背侧通孔138电耦接至外延源极/漏极区92。衬垫层137可以包括钛、氮化钛、钽、氮化钽等。背侧通孔136和背侧通孔138可以包括铜、铜合金、银、金、钨、钴、铝、镍、钌、钛、氮化钛、钽、氮化钽、钼等。背侧通孔136和背侧通孔138可以由与以上关于图23A至图23D所描述的源极/漏极接触件114相同或者相似的材料和方式来形成。可以实施诸如CMP的平坦化工艺，以去除衬垫层137、背侧通孔136、和背侧通孔138的多余部分，这些多余部分位于介电层130的顶面上方。平坦化工艺也可以减薄介电层130。在平坦化工艺之后，介电层130和延伸穿过介电层130的背侧通孔136的顶部可以具有在约3nm至约20nm或者约5nm至约40nm的范围内的高度H₃。过多减薄介电层130和背侧通孔136的顶部，可能会为背侧通孔136、背侧通孔138、和栅电极102提供较差的隔离，这可能导致短路和其他器件缺陷。

延伸穿过介电层130的背侧通孔136的顶部可以比延伸穿过STI区68、隔离层91、CESL 94、和衬垫层137之间的第一ILD 96的背侧通孔136的底部具有更大的宽度。例如，背侧通孔136的顶部在图27A所示的截面中可以具有在约5nm至约30nm的范围内的宽度W₆。背侧通孔136的顶部在图27C所示的截面中可以具有在约5nm至约30nm的范围内的宽度W₈。背侧通孔136的底部在图27A所示的截面中可以具有在约5nm至约30nm的范围内的宽度W₅。背侧通孔136的底部在图27C所示的截面中可以具有在约5nm至约30nm的范围内的宽度W₇。背侧通孔136的顶部可以比馈通隔离结构106和背侧通孔136的底部具有更大的宽度，这确保了穿过介电层130暴露和蚀刻馈通隔离结构106的整个区域。这为背侧通孔136提供了最大宽度，降低了电阻，降低了电容，并且提高了器件性能。背侧通孔136的底部可以比前侧通孔112具有更大的宽度，这确保了背侧通孔136和前侧通孔122之间的最大接触。这降低了电阻，降低了电容，并且提高了器件性能。

背侧通孔136和前侧通孔112共同形成馈通通孔139，其穿过衬底50，在衬底50的前侧和衬底50的背侧之间提供连接。馈通通孔139是短的、宽的导电部件，其具有降低的电阻和电容。提供馈通通孔139，可以提供衬底50的前侧和衬底50的背侧之间的连接，其特征在于降低了电阻和电容，并且改善了器件性能。背侧通孔136和前侧通孔112是自对准的，这减少了器件缺陷，并且减少了对准步骤。在一些实施例中，馈通通孔139可以用来提供驱动器单元和接收器单元等之间的连接。

在图28A至图28D中，在介电层130、衬垫层137、背侧通孔136、和背侧通孔138上，形成背侧互连结构170。可以将背侧互连结构170称为背侧互连结构，是因为其形成在衬底50的背侧(例如，衬底50的与衬底50的其上形成有源器件的一面相对的一面)。背侧互连结构170可以包括形成在一个或者多个堆叠的介电层172中的一层或者多层导电部件174、导电部件174和介电层172上的钝化层176、延伸穿过钝化层176的UBM 178、以及UBM 178上的外部连接器180。

介电层172和导电部件174可以包括与以上关于图23A至图23D所讨论的用于介电层122和导电部件124的相同或者相似的材料，并且可以使用相同或者相似的工艺来形成。特别地，背侧互连结构170可以包括在介电层172中形成的导电部件174的堆叠层。导电部件174可以包括布线导线(例如，用于布线至随后形成的接触焊盘和外部连接器，以及从随后形成的接触焊盘和外部连接器布线)。可以进一步图案化导电部件174，以包括一个或者多个嵌入式无源器件，例如电阻器、电容器、电感器等。在一些实施例中，导电部件174可以包括背侧电源轨，其是将外延源极/漏极区92电连接至参考电压、电源电压等的导线。可以将嵌入式无源器件与电源轨集成，以在纳米结构FET的背侧上提供电路(例如，电源电路)。

钝化层176可以包括聚合物，例如PBO、聚酰亚胺、BCB等。可选地，钝化层176可以包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氧氮化硅等。可以通过例如CVD、PVD、ALD等来沉积钝化层176。

将UBM 178穿过钝化层176形成至背侧互连结构170中的导电部件174，并且将外部连接器180形成在UBM 178上。UBM 178可以包括通过镀敷工艺等形成的铜、镍、金等的一层或者多层。将外部连接器180(例如焊球)形成在UBM 178上。外部连接器180的形成可以包括将焊球放置在UBM 178的暴露部分上，并且回流焊球。在一些实施例中，外部连接器180的形成包括实施镀敷步骤，以在最顶部导电部件174上方形成焊料区，然后回流焊料区。UBM 178和外部连接器180可以用来向诸如其他器件管芯、再分布结构、印刷电路板(PCB)、主板等的其他电气部件提供输入/输出连接。也可以将UBM 178和外部连接器180称为背侧输入/输出焊盘，其可以向以上所描述的纳米结构FET提供信号、电源电压、和/或接地连接。

图29示出的实施例中，多层堆叠件64由两个第一半导体层51(例如，第一半导体层51A和第一半导体层51B)和两个第二半导体层53(例如，第二半导体层53A和第二半导体层53B)形成，从而所得的纳米结构FET在纳米结构55中包括两个第二纳米结构54(例如，第二纳米结构54A和第二纳米结构54B)。多层堆叠件64中可以包括任意数量的半导体层，并且纳米结构FET可以包括任意数量的堆叠纳米结构。

图30A和图30B示出的实施例中，省略了前侧通孔112和源极/漏极接触件114的衬垫层119。省略衬垫层119减少了与形成前侧通孔112和源极/漏极接触件114相关的成本和工艺，但是也减少了前侧通孔114和源极/漏极接触件114之间的隔离。在省略衬垫层119的实施例中，可以通过第二ILD 110、馈通隔离结构106、第一ILD 96、CESL 94、第一间隔件81、和栅极隔离结构107，将前侧通孔112和源极/漏极接触件114电隔离。

图31示出的实施例中，省略了背侧通孔136和背侧通孔138的衬垫层137。省略衬垫层137减少了与形成背侧通孔136和背侧通孔138相关的成本和工艺，但是也减少了背侧通孔136和背侧通孔138之间的隔离。在省略衬垫层137的实施例中，可以通过STI区68、介电层130、衬底50、和栅极隔离结构107，将背侧通孔136和背侧通孔138电隔离。

图32A和图32B示出的实施例中，省略了前侧通孔112和源极/漏极接触件114的衬垫层119，以及背侧通孔136和背侧通孔138的衬垫层137。省略衬垫层119减少了与形成前侧通孔112和源极/漏极接触件114相关的成本和工艺，但是也减少了前侧通孔112和源极/漏极接触件114之间的隔离。省略衬垫层137减少了与形成背侧通孔136和背侧通孔138相关的成本和工艺，但是也减少了背侧通孔136和背侧通孔138之间的隔离。在省略衬垫层119的实施例中，可以通过第二ILD 110、馈通隔离结构106、第一ILD 96、CESL 94、第一间隔件81、和栅极隔离结构107，将前侧通孔112和源极/漏极接触件114电隔离。在省略衬垫层137的实施例中，可以通过STI区68、介电层130、衬底50、和栅极隔离结构107，将背侧通孔136和背侧通孔138电隔离。

图33A和图33B示出的实施例中，通过用于形成背侧通孔凹槽132和背侧通孔凹槽134的蚀刻工艺，来蚀刻衬垫层119。在一些实施例中，衬垫层119和馈通隔离结构106可以由相同的材料形成，使得衬垫层119和馈通隔离结构106都在形成背侧通孔凹槽132和背侧通孔凹槽134期间进行蚀刻。然后可以沿着前侧通孔112的侧面沉积衬垫层137。另外，在图33A和图33B的实施例中，至少部分鳍66可以保持与衬垫层137相邻。

图34示出的实施例中，省略了隔离层91的部分。省略隔离层91，允许从衬底50/鳍66以及纳米结构55外延地生长外延源极/漏极区92，并且可以用来改变外延源极/漏极区92的形状和/或生长。

图35A至图35D示出了实施例中的中间阶段，其中在外延源极/漏极区92下方形成空隙182。图35A至图35D显示了与图12A至图12D类似的处理步骤。空隙182可以作为在凹槽86由外延源极/漏极区92完全填充之前外延源极/漏极区92结合在凹槽86中的结果而形成。空隙182是凹槽86的未填充部分，并且隔离层91的部分(当存在时)暴露至空隙182。在一些实施例中，在处理期间，由硅化物区135填充空隙182，使得空隙182没有保留在所得器件中。

实施例可以实现优点。例如，提供背侧通孔136和前侧通孔112，其共同形成馈通通孔139，可以穿过衬底50提供衬底50的前侧和衬底50的背侧之间的连接。馈通通孔139是短的、宽的导电部件，其具有降低的电阻和电容。提供馈通通孔139，可以提供衬底50的前侧和衬底50的背侧之间的连接，其特征在于降低了电阻和电容，并且改善了器件性能。背侧通孔136和前侧通孔112是自对准的，这减少了器件缺陷，并且减少了对准步骤。在一些实施例中，馈通通孔139可以用来提供驱动器单元和接收器单元等之间的连接。

图36是根据一些实施例的可以使用馈通通孔139形成的电路的示意图。可以互连之前所描述的纳米结构FET，以形成驱动器电路202和接收器电路204。通过利用第一馈通通孔139A、将连接从前侧互连结构120布线至背侧互连结构170，然后利用第二馈通通孔139B、将连接从背侧互连结构170布线至前侧互连结构120，可以将驱动器电路202连接至接收器电路204。利用馈通通孔139A、139B，允许背侧互连结构170的导电部件174应用于驱动器电路202和接收器电路204之间的连接的至少一部分。背侧互连结构170可以比前侧互连结构120具有更低的互连密度，因此导电部件174可以比导电部件124更宽和更短，这可以降低互连电阻，并且改善器件性能。

根据实施例，半导体器件包括：栅极结构，位于衬底上；第一隔离部件，部分地延伸穿过栅极结构；第一导电部件，延伸穿过第一隔离部件；以及第二导电部件，部分地延伸穿过栅极结构，第二导电部件电耦接至第一导电部件。在实施例中，第二导电部件延伸穿过衬底。在实施例中，第二导电部件延伸穿过位于衬底上的浅沟槽隔离区。在实施例中，第二导电部件包括阻挡层和位于阻挡层上的导电填充材料，阻挡层的侧面与第一隔离部件的侧面对准。在实施例中，第二导电部件在截面图中呈T形，并且第一隔离部件的第一宽度小于第二导电部件的第二宽度。在实施例中，第二导电部件与第一导电部件的侧面物理接触。在实施例中，半导体器件还包括：浅沟槽隔离结构，位于衬底上；第一层间电介质，位于浅沟槽隔离结构上；以及第二层间电介质，位于第一层间电介质上，第二导电部件延伸穿过浅沟槽隔离结构，并且部分地穿过第一层间电介质，并且第一导电部件延伸穿过第二层间电介质，并且部分地穿过第一层间电介质。

根据另一实施例，半导体器件包括：半导体衬底；第一源极/漏极区，位于半导体衬底上；第二源极/漏极区，位于半导体衬底上；浅沟槽隔离(STI)区，位于半导体衬底上；第一层间电介质(ILD)，位于第一源极/漏极区、第二源极/漏极区、和STI区上；第二ILD，位于第一ILD上；第一导电部件，位于第一源极/漏极区和第二源极/漏极区之间，第一导电部件在第二ILD和第一ILD中延伸；以及第二导电部件，位于第一源极/漏极区和第二源极/漏极区之间，第二导电部件在半导体衬底、STI区、和第一ILD中延伸，并且第二导电部件电耦接至第一导电部件。在实施例中，半导体器件还包括：第三导电部件，电耦接至与半导体衬底相对的第一源极/漏极区，第一导电部件的顶面与第三导电部件的顶面齐平。在实施例中，半导体器件还包括：第三导电部件，电耦接至第一源极/漏极区，第三导电部件延伸穿过半导体衬底，并且第二导电部件的底面与第三导电部件的底面齐平。在实施例中，半导体器件还包括：栅极结构，位于与所述第一源极/漏极区和所述第二源极/漏极区相邻的半导体衬底上；以及第一栅极隔离结构，在第一源极/漏极区与第一导电部件和第二导电部件之间延伸穿过栅极结构。在实施例中，半导体器件还包括：第二栅极隔离结构，在第二源极/漏极区与第一导电部件和第二导电部件之间延伸穿过栅极结构。在实施例中，第一导电部件包括第一阻挡层、和位于第一阻挡层上的第一导电材料，第二导电部件包括第二阻挡层、和位于第二阻挡层上的第二导电材料，并且第二阻挡层沿着第一阻挡层的侧面延伸。在实施例中，半导体器件还包括：栅极结构，位于与所述第一源极/漏极区和所述第二源极/漏极区相邻的半导体衬底上，第一导电部件和第二导电部件延伸穿过栅极结构。

根据又一实施例，一种方法，包括：在衬底上形成第一沟道层和第二沟道层；在第一沟道层和第二沟道层周围形成栅极结构；形成穿过栅极结构并且位于第一沟道层和第二沟道层之间的隔离部件；在隔离部件中形成第一沟槽；在第一沟槽中形成第一导电部件；在隔离部件中形成第二沟槽；以及在第二沟槽中形成第二导电部件，并且第二导电部件电耦接至第一导电部件。在实施例中，从衬底的前侧形成第一沟槽，从与前侧相对的衬底的背侧形成第二沟槽。在实施例中，该方法还包括：在与第一导电部件相对的隔离部件的第一表面上形成掩模层；形成穿过掩模层的开口以暴露隔离部件的第一表面；以及蚀刻由开口暴露的隔离部件，以形成第二沟槽。在实施例中，掩模层中的开口具有第一宽度，第一宽度大于第二沟槽的第二宽度。在实施例中，隔离部件具有第一宽度，第一宽度大于第一导电部件的第二宽度。在实施例中，该方法还包括：交替地堆叠第一外延层和第二外延层，以在衬底上形成半导体堆叠件；图案化半导体堆叠件，以形成第一纳米结构和第二纳米结构；以及去除第一纳米结构和第二纳米结构的第一外延层，以分别形成第一沟道层和第二沟道层。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims

1.一种半导体器件，包括：

栅极结构，位于衬底上；

第一隔离部件，部分地延伸穿过所述栅极结构；

第一导电部件，延伸穿过所述第一隔离部件；以及

第二导电部件，部分地延伸穿过所述栅极结构，其中，所述第二导电部件电耦接至所述第一导电部件。

2.根据权利要求1所述的半导体器件，其中，所述第二导电部件延伸穿过所述衬底。

3.根据权利要求1所述的半导体器件，其中，所述第二导电部件延伸穿过位于所述衬底上的浅沟槽隔离区。

4.根据权利要求1所述的半导体器件，其中，所述第二导电部件包括阻挡层和位于所述阻挡层上的导电填充材料，其中，所述阻挡层的侧面与所述第一隔离部件的侧面对准。

5.根据权利要求1所述的半导体器件，其中，所述第二导电部件在截面图中呈T形，并且其中，所述第一隔离部件的第一宽度小于所述第二导电部件的第二宽度。

6.根据权利要求1所述的半导体器件，其中，所述第二导电部件与所述第一导电部件的侧面物理接触。

7.根据权利要求1所述的半导体器件，还包括：

浅沟槽隔离结构，位于所述衬底上；

第一层间电介质，位于所述浅沟槽隔离结构上；以及

第二层间电介质，位于所述第一层间电介质上，其中，所述第二导电部件延伸穿过所述浅沟槽隔离结构，并且部分地穿过所述第一层间电介质，并且其中，所述第一导电部件延伸穿过所述第二层间电介质，并且部分地穿过所述第一层间电介质。

8.一种半导体器件，包括：

半导体衬底；

第一源极/漏极区，位于所述半导体衬底上；

第二源极/漏极区，位于所述半导体衬底上；

浅沟槽隔离(STI)区，位于所述半导体衬底上；

第一层间电介质(ILD)，位于所述第一源极/漏极区、所述第二源极/漏极区、和所述浅沟槽隔离区上；

第二层间电介质，位于所述第一层间电介质上；

第一导电部件，位于所述第一源极/漏极区和所述第二源极/漏极区之间，其中，所述第一导电部件在所述第二层间电介质和所述第一层间电介质中延伸；以及

第二导电部件，位于所述第一源极/漏极区和所述第二源极/漏极区之间，其中，所述第二导电部件在所述半导体衬底、所述浅沟槽隔离区、和所述第一层间电介质中延伸，并且其中，所述第二导电部件电耦接至所述第一导电部件。

9.根据权利要求8所述的半导体器件，还包括：第三导电部件，电耦接至与所述半导体衬底相对的所述第一源极/漏极区，其中，所述第一导电部件的顶面与所述第三导电部件的顶面齐平。

10.一种形成半导体器件方法，包括：

在衬底上形成第一沟道层和第二沟道层；

在所述第一沟道层和所述第二沟道层周围形成栅极结构；

形成穿过所述栅极结构并且位于所述第一沟道层和所述第二沟道层之间的隔离部件；

在所述隔离部件中形成第一沟槽；

在所述第一沟槽中形成第一导电部件；

在所述隔离部件中形成第二沟槽；以及

在所述第二沟槽中形成第二导电部件，并且所述第二导电部件电耦接至所述第一导电部件。