CN113363205A - 半导体器件及其形成方法 - Google Patents

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CN113363205A CN202110221056.XA CN202110221056A CN113363205A CN 113363205 A CN113363205 A CN 113363205A CN 202110221056 A CN202110221056 A CN 202110221056A CN 113363205 A CN113363205 A CN 113363205A
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epitaxial
dielectric layer
substrate
epitaxial material
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张哲纶
李威养
林家彬
彭远清
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了包括具有增大的背面部分的背面通孔的半导体器件及其形成方法。在实施例中，一种器件包括：第一晶体管结构，在第一器件层中；正面互连结构，在第一器件层的正面上；第一介电层，在第一器件层的背面上；第一接触件，穿过第一介电层延伸到第一晶体管结构的源极/漏极区；以及背面互连结构，在第一介电层和第一接触件的背面上，第一接触件包括具有第一锥形侧壁的第一部分和具有第二锥形侧壁的第二部分，第一锥形侧壁的宽度在朝着第二锥形侧壁的方向上变窄，并且第二锥形侧壁的宽度在朝向背面互连结构的方向上变宽。本申请的实施例提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上方沉积绝缘层或介电层、导电层和材料的半导体层，并使用光刻来对各个材料层进行图案化以在其上方形成电路组件和元件。
半导体工业通过不断减小最小部件尺寸来不断提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件集成到给定区域中。然而，随着最小部件尺寸减小，出现了应解决的附加问题。
发明内容
在一些实施例中，一种器件，包括：第一晶体管结构，在第一器件层中；正面互连结构，在所述第一器件层的正面上；第一介电层，在所述第一器件层的背面上；第一接触件，穿过所述第一介电层延伸到所述第一晶体管结构的源极/漏极区；以及背面互连结构，在所述第一介电层和所述第一接触件的背面上，其中，所述第一接触件包括具有第一锥形侧壁的第一部分和具有第二锥形侧壁的第二部分，其中，所述第一锥形侧壁的宽度在朝着所述第二锥形侧壁的方向上变窄，并且其中，所述第二锥形侧壁的宽度在朝向所述背面互连结构的方向上变宽。
在一些实施例中，一种器件，包括：第一衬底；第一器件层，在所述第一衬底上方，所述第一器件层包括第一晶体管结构；第一介电层，在所述第一器件层的背面上；第一背面通孔，电耦合到所述第一晶体管结构的第一源极/漏极区，所述第一背面通孔延伸穿过所述第一衬底和所述第一介电层，所述第一背面通孔在所述第一衬底中具有第一宽度并且在第一介电层中具有第二宽度，所述第二宽度大于所述第一宽度；以及第一互连结构，在所述第一介电层和所述第一背面通孔上方，所述第一互连结构包括通过所述第一背面通孔电耦合到所述第一源极/漏极区的电源轨。
在一些实施例中，一种方法，包括：在第一衬底上形成第一晶体管；暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背面；在所述第一外延材料上方外延生长第二外延材料；以及将所述第二外延材料和所述第一外延材料替换成背面通孔，所述背面通孔电耦合到所述第一晶体管的源极/漏极区。
本申请的实施例提供了包括背面通孔的半导体器件及其形成方法。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1以三维视图示出根据一些实施例的纳米结构场效应晶体管(纳米FET)的实例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图24D、图24E、图24F、图24G、图25A、图25B、图25C、图26A、图26B、图26C、图26D图27A、图27B、图27C、图27D、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B和图30C是一些实施例中的纳米FET制造的中间阶段的截面图和俯视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各种实施例提供用于在半导体器件中形成背面通孔的方法以及包括该背面通孔的半导体器件。该方法包括蚀刻与栅极结构相邻的衬底以形成第一凹槽，并在第一凹槽中形成第一外延材料，在第一外延材料上方形成第二外延材料，以及在第二外延材料上方形成外延源极/漏极区。第一外延材料可由具有约20％至约60％的原子锗浓度的硅锗形成，并且第二外延材料可由具有约0％至约20％的原子锗浓度的硅锗形成。减薄衬底以暴露第一外延材料，并且在第一外延材料上方生长第三外延材料。第三外延材料可由具有约20％至约60％的原子锗浓度的硅锗形成。填充包围第三外延材料至少部分的介电材料，除去第三外延材料、第一外延材料和第二外延材料以形成暴露外延源极/漏极区的第二凹槽，并在第二凹槽中形成背面通孔。在第一外延材料上方形成第三外延材料允许形成较大的背面通孔，增加随后形成的背面通孔在介电材料中的接合面积，减小背面通孔的电阻，减少器件RC时间延迟，并提高器件性能。
本文论述的一些实施例是在包括纳米FET的IC管芯的背景下描述的。然而，代替或结合纳米FET，各种实施例可应用于包括其他类型的晶体管【例如，鳍式场效应晶体管(FinFET)、平面晶体管等】的IC管芯。
图1以三维视图示出根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET在衬底50(例如，半导体衬底)上的鳍66上方包括纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55用作纳米FET的沟道区。纳米结构55可包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区68布置在相邻鳍66之间，该等可在相邻STI区68上方或从其之间突出。尽管STI区68被描述/示出为与衬底50分离，但如本文中所使用，术语“衬底”可指代单独的半导体衬底或半导体衬底与STI区的组合。另外，尽管鳍66的底部被示出为与衬底50连续的单种材料，但鳍66和/或衬底50的底部可包括单种材料或多种材料。在本文中，鳍66是指在相邻STI区68之间延伸的部分。
栅极介电层100在鳍66的顶面上方并且沿着纳米结构55的顶面、侧壁和底面。栅电极102在栅介电层100上方。第一外延源极/漏极区92和第二外延区95布置在栅极介电层100和栅电极102的相对侧上的鳍66上。
图1进一步示出在后面的图中使用的参考横截面。截面A-A'沿着栅电极102的纵向轴线并且在例如垂直于纳米FET的第一外延源极/漏极区92或第二外延源极/漏极区95之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并且延伸穿过多个纳米FET的第一外延源极/漏极区92或第二外延源极/漏极区95。截面C-C'垂直于截面A-A'，并且平行于纳米FET的鳍66的纵向轴线并且在例如纳米FET的漏极/漏极区92或第二外延源极/漏极区95之间的电流流动的方向上。为了清楚起见，后续附图参考这些参考横截面。
本文论述的一些实施例是在使用后栅极工艺形成的纳米FET的背景下论述的。在其他实施例中，可使用先栅工艺。而且，一些实施例考虑在诸如平面FET或鳍式场效应晶体管(FinFET)等平面器件中使用的方面。
图2至图30C是根据一些实施例的纳米FET的制造中的中间阶段的截面图。图2至图5、6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A图29A和图30A示出图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图24E、图25B、图26B、图27B、图28B、图29B和图30B示出图1所示的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图24F、图25C、图26C、图26D、图27C、图27D、图28C、图29C和图30C示出图1所示的参考截面C-C’。图24D和24G示出自顶向下的视图。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可被掺杂(例如，用p型或n型掺杂剂)或非掺杂。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层布置在通常为硅或玻璃衬底的衬底上。也可使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；或其组合。
衬底50具有n型区50N和p型区50P。n型区50N可用于形成诸如NMOS晶体管(例如，n型纳米FET)等n型器件，并且p型区50P可用于形成诸如PMOS晶体管(例如，p型纳米FET)等p型器件。n型区50N可与p型区50P物理上分离(如分隔器20所示)，并且论述的器件部件(例如，其他有源器件、掺杂区、隔离结构等)可布置在n型区50N与p型区50P之间尽管示出一个n型区50N和一个p型区50P，但可提供论述的n型区50N和p型区50P。
另外在图2中，多层堆叠64形成在衬底50上方。多层堆叠64包括第一半导体层51A至51C(统称为第一半导体层51)与第二半导体层53A至53C(统称为第二半导体层53)的交替层。出于说明目的并且如下文更详细地论述，将除去第一半导体层51并且对第二半导体层53进行图案化以在n型区50N和p型区50P中形成纳米FET的沟道区。然而，在一些实施例中，可除去第一半导体层51并且可对第二半导体层53进行图案化以在n型区50N中形成纳米FET的沟道区，并且可除去第二半导体层53并且可对第一半导体层51进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可除去第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N中形成纳米FET的沟道区，并且可除去第一半导体层51并且可对第二半导体层53进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可除去第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N和p型区50P两者中形成纳米FET的沟道区。
出于说明性目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53中的每一个的三个层。在一些实施例中，多层堆叠64可包括任意数量的第一半导体层51和第二半导体层53。可使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠64的每一层。在各种实施例中，第一半导体层51可由适合于p型纳米FET的第一半导体材料形成，诸如硅锗等，并且第二半导体层53可由适合于n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。出于说明性目的，多层堆叠64被示出为具有适合于p型纳米FET的最底半导体层。在一些实施例中，可形成多层堆叠64，使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料与第二半导体材料可以是对彼此具有高蚀刻选择性的材料。如此，可除去第一半导体材料的第一半导体层51而不显著除去第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化以形成纳米FET的沟道区。类似地，在除去第二半导体层53并且图案化第一半导体层51以形成沟道区的实施例中，可除去第二半导体材料的第二半导体层53而不显著除去半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化以形成纳米FET的沟道区。
现在参考图3，根据一些实施例，鳍66形成在衬底50中，并且纳米结构55形成在多层堆叠64中。在一些实施例中，可通过蚀刻多层堆叠64和衬底50中的沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可从第一半导体层51进一步限定第一纳米结构52A至52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A至54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可被统称为纳米结构55。
鳍66和纳米结构55可通过任何合适的方法来图案化。例如，可使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来对鳍66和纳米结构55进行图案化。通常，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如间距小于可使用单种直接光刻法另外获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后除去牺牲层，然后可以使用剩余的间隔件来对鳍66进行图案化。
出于说明性目的，图3将n型区50N中的鳍66与p型区50P中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区50N中的鳍状物66的宽度可大于或小于p型区50P中的鳍状物66的宽度。另外，尽管每个鳍66和纳米结构55被示出为在整个过程中具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可具有锥形侧壁，使得每个鳍66和/或纳米结构55中的每一个的宽度在朝向衬底50的方向上连续增大。在此类实施例中，纳米结构55可中的每一个具有不同的宽度并且是梯形的。
在图4中，相邻于鳍66形成浅沟槽隔离(STI)区68。STI区68可通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或其组合，并且可通过高密度等离子CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可执行退火工艺。在实施例中，形成绝缘材料，使得过多的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可利用多个层。例如，在一些实施例中，可首先沿着衬底50\鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可在衬垫上方形成诸如上述填充材料等填充材料。
然后将除去工艺应用于绝缘材料以除去纳米结构55上方的过多绝缘材料。在一些实施例中，可利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、其组合等。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55的顶面与绝缘材料的顶面是平齐的。
然后使绝缘材料凹陷以形成STI区68。使绝缘材料凹陷，使得n型区50N和p型区50P中的鳍66的上部从相邻STI区68之间突出。此外，STI区68的顶面可具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或其组合。STI区68的顶面可通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区68可使用可接受蚀刻工艺来凹陷，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料。例如，可使用使用例如稀氢氟酸(dHF)酸的氧化物除去。
上面关于图2至图4描述的过程仅仅是如何形成鳍66和纳米结构55的一个实例。在一些实施例中，可使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可在衬底50的顶面上方形成介电层，并且可穿过介电层蚀刻沟槽以暴露下面的衬底50。可在沟槽中外延生长外延结构，并且可使介电层凹陷，使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可包括上面论述的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可在生长期间被原位掺杂，这可消除之前和/或随后的注入，尽管原位和注入掺杂可一起使用。
另外，仅出于说明性目的，第一半导体层51(和所得第一纳米结构52)和第二半导体层53(和所得第二纳米结构54)在本文中被示出并论述为在p型区50P和n型区50N中包括相同的材料。如此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同材料，或者可以不同顺序形成在p型区50P和n型区50N中。
另外在图4中，可在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可使用光刻胶或其他掩模(未单独示出)来实现用于n型区50N和p型区50P的不同注入步骤。例如，可在n型区50N和p型区50P中的鳍66和STI区68上方形成光刻胶。对光刻胶进行图案化以暴露p型区50P。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就在p型区50P中执行n型杂质注入，并且光刻胶可用作掩模以基本防止n型杂质被注入到n型区50N中。n型杂质可以是该区中注入的磷、砷、锑等，其浓度介于约1013原子/cm3至约1014原子/cm3的范围内。注入之后，诸如通过可接受的灰化工艺除去光刻胶。
在注入p型区50P之后或之前，在p型区50P和n型区50N中的鳍66、纳米结构55和STI区68上方形成光刻胶或其他掩模(未单独示出)。对光刻胶进行图案化以暴露n型区50N。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就可在n型区50N中执行n型杂质注入，并且光刻胶可用作掩模以基本防止p型杂质被注入到p型区50P中。p型杂质可以是该区中注入的硼、氟化硼、铟等，其浓度介于约1013原子/cm3至约1014原子/cm3的范围内。注入之后，可诸如通过可接受的灰化工艺除去光刻胶。
在n型区50N和p型区50P的注入之后，可执行退火以修复注入损伤并激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可在生长期间被原位掺杂，这可消除注入，尽管原位和注入掺杂可一起使用。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、其组合等，并且可根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。伪栅极层72可沉积在伪介电层70上方，然后诸如通过CMP被平坦化。掩模层74可沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属组成的群组。可通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层72。伪栅极层72可由从隔离区的蚀刻起具有高蚀刻选择性的其他材料制成。掩模层74可包括例如氮化硅、氮氧化硅等。在此实例中，在n型区50N和p型区50P上形成单个伪栅极层72和单个掩模层74。应当注意，仅出于说明性目的，伪介电层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，可沉积伪介电层70使得伪介电层70覆盖STI区68，使得伪介电层70在伪栅极层72与STI区68之间延伸。
图6A至20C示出实施例器件的制造中的各种附加步骤。图6A至20C示出n型区50N或p型区50P中的部件。在图6A至图6C中，可使用可接受的光刻和蚀刻技术来掩模层74对进行图案化(见图5)以形成掩模78。然后可将掩模78的图案转移到伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的各个沟道区。掩模78的图案可用于将伪栅极76中的每一个与相邻的伪栅极76物理分离。伪栅极76也可具有基本垂直于相应鳍66的长度方向的长度方向。
在图7A至图7C中，在图6A至图6C所示的结构上方形成第一间隔层80和第二间隔层82。随后对第一间隔层80和第二间隔层82进行图案化以充当用于形成自对准的源极/漏极区的间隔件。在图7A至图7C中，第一间隔层80形成在STI区68的顶面上；鳍66、纳米结构55和掩模78的顶面和侧壁上；以及伪栅极76和伪栅极电介质71的侧壁上。第二间隔层82沉积在第一间隔层80上方。第一间隔层80可使用诸如热氧化等技术来由氧化硅、氮化硅、氮氧化硅等形成，或可通过CVD、ALD等沉积。第二间隔层82可由具有与第一间隔层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可通过CVD、ALD等沉积。
在形成第一间隔层80之后并且在形成第二间隔层82之前，可执行用于轻掺杂的源极/漏极(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上文在图4中论述的注入，可在n型区50N上方形成诸如光刻胶等掩模，同时暴露p型区50P，并且可在p型区50P中将适当类型(例如，p型)的杂质注入到暴露的鳍66和纳米结构55中。然后可除去掩模。随后，可在暴露n型区50N的同时在p型区50P上方形成诸如光刻胶等掩模，并且可在n型区50N中将适当类型(例如，n型)的杂质注入到暴露的鳍66和纳米结构55中。然后可除去掩模。n型杂质可以是先前论述的任何n型杂质，并且p型杂质可以是先前论述的任何p型杂质。轻掺杂的源极/漏极区可具有介于约1x1015原子/cm3至约1x1019原子/cm3的范围内的杂质浓度。退火可用于修复注入损伤并激活注入的杂质。
在图8A至图8C中，蚀刻第一间隔层80和第二间隔层82以形成第一间隔层81和第二间隔层83。如将在下文更详细地论述，第一间隔层81和第二间隔层83用于自对准随后形成的源极漏极区，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。可使用诸如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等合适的蚀刻工艺来蚀刻第一间隔层80和第二间隔层82。在一些实施例中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层80在对第二间隔层82进行图案化时可用作蚀刻停止层，并且第二间隔层82在对第一间隔层80进行图案化时可用作用作掩模。例如，可使用各向异性蚀刻工艺来蚀刻第二间隔层82，其中，第一间隔层80用作蚀刻停止层，其中，第二间隔层82的剩余部分形成第二间隔层83，如图8B所示。此后，第二间隔层83在蚀刻第一间隔件层80的暴露部分的同时充当掩模，从而形成如图8B和图8C所示的第一间隔层81。
如图8B所示，第一间隔层81和第二间隔层83布置在鳍66和/或纳米结构55的侧壁上。如图8C所示，在一些实施例中，可从相邻于掩模78、伪栅极76和伪栅极电介质71的第一间隔层80上方除去第二间隔层82，并且将第一间隔层81布置在掩模78、伪栅极76和伪栅极电介质60的侧壁上。在其他实施例中，第二间隔层82的部分可与掩模78、伪栅极76和伪栅极电介质71相邻地保留在第一间隔层80上方。
注意，以上公开总体上描述了形成间隔件和LDD区的工艺。可使用其他过程和顺序。例如，可使用更少或附加的间隔件，可使用不同的步骤顺序(例如，可在沉积第二间隔层82之前对第一间隔层81进行图案化)，可形成和除去附加的间隔件等。此外，可使用不同的结构和步骤而形成n型和p型器件。
在图9A至图9C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86和第二凹槽87。随后将在第一凹槽86中形成外延源极/漏极区，并且随后将在第二凹槽87中形成外延材料和外延源极/漏极区。第一凹槽86和第二凹槽87可延伸穿过第一纳米结构52和第二纳米结构54，并且延伸到衬底50中。如图9B所示，STI区58的顶面可与第一凹槽86的底面平齐。在各种实施例中，可蚀刻鳍66，使得第一凹槽86的底面布置在STI区68等的顶面下方。
如图9B和图9C所示，第二凹槽87的底面可布置在第一凹槽86的底面和STI区68的顶面的下方。可通过使用诸如RIE、NBE等各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第一凹槽86和第二凹槽87。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔层81、第二间隔层83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。在第一凹槽86和第二凹槽87达到期望的深度之后，可使用定时蚀刻工艺来停止蚀刻。可通过与蚀刻第一凹槽86相同的工艺以及在蚀刻第一凹槽86之前或之后的附加蚀刻工艺来蚀刻第二凹槽87。在一些实施例中，在执行用于第二凹槽87的附加蚀刻工艺的同时，可掩蔽对应于第一凹槽86的区。第二凹槽87可在第一纳米结构52A的底面下方具有范围介于约40nm至约100nm的D1。可选择第二凹槽87的深度，以控制随后形成的背面通孔(诸如下文参考图27A至图27C论述的背面通孔130)的尺寸。第二凹槽87可具有范围介于约10nm到约30nm的W1。如图9C所示，第二凹槽87可具有锥形侧壁，该锥形侧壁随第二凹槽87延伸到衬底50中而逐渐变窄。
在图10A至图10C中，蚀刻由第一凹槽86和第二凹槽87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的层的侧壁的部分，以形成侧壁凹槽88。尽管在图10C中将相邻侧壁凹槽88的第一纳米结构52的侧壁示出为直的，但侧壁可以是凹的或凸的。可使用诸如湿法蚀刻等各向同性蚀刻工艺来蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等干法蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11D中，第一内间隔件90形成在侧壁凹槽88中。可通过在图10A至图10C所示的结构上方沉积内间隔层(未单独示出)来形成第一内间隔件90。第一内间隔件90用作随后形成的源极/漏极区与栅极结构之间的隔离部件。如将在下文更详细地论述，将在第一凹槽86和第二凹槽87中形成外延源极/漏极区和外延材料，而第一纳米结构52将被替换成对应栅极结构。
可通过诸如CVD、ALD等共形沉积工艺来沉积内间隔层。内间隔层可包括诸如氮化硅或氮氧化硅等材料，但可利用任何合适的材料，诸如k值小于约3.5的低介电常数(low-k)材料。然后可各向异性地蚀刻内间隔层以形成第一内间隔件90。尽管第一内间隔件90的外侧壁被示出为与第二纳米结构54的侧壁平齐，但第一内间隔件90的外侧壁可延伸超出第二纳米结构54的侧壁或从该侧壁凹陷。
而且，尽管在图11C中第一内间隔件90的外侧壁是直的，但第一内间隔件90的外侧壁可以是凹的或凸的。作为实例，图11D示出以下实施例，在该实施例中第一纳米结构52的侧壁是凹陷的，第一内间隔件90的外侧壁是凹陷的，并且第一内间隔件90从第二纳米结构54的侧壁凹陷。可通过诸如RIE、NBE等各向异性蚀刻工艺来蚀刻内间隔层。第一内间隔件90可用于防止后续蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区(例如，下文关于图12A至图12E论述的第一外延源极/漏极区92和第二外延源极/漏极区95)的损伤。
在图12A至图12E中，在第二凹槽87中形成第一外延材料91和第二外延材料93，在第一凹槽86中形成第一外延源极/漏极区92，并且在第二凹槽87中形成第二外延源极/漏极区95。在一些实施例中，第一外延材料91和第二外延材料93可以是牺牲材料，该牺牲材料随后被除去以形成背面通孔(诸如下文参考图27A至图27C论述的背面通孔130)。如图12B至图12E所示，第二外延材料93的顶面可布置在第一凹槽86的底面上方。然而，在一些实施例中，第二外延材料93的顶面可被布置为与第一凹槽86的底面平齐或在其下方。
第一外延材料91和第二外延材料93可通过掩蔽第一凹槽86来形成在第二凹槽87中。可使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来在第二凹槽87中外延生长第一外延材料91和第二外延材料93。第一外延材料91和第二外延材料93可包括任何可接受的材料，诸如硅锗等。第一外延材料91和第二外延材料93可由对第一外延源极/漏极区92、第二外延源极/漏极区95、衬底50和介电层(例如，诸如下文关于图25A至图25C论述的STI区68和第二介电层125)具有高蚀刻选择性的材料形成。如此，可除去第一外延材料91和第二外延材料93并将其替换成背面通孔，而不显著除去第一外延源极/漏极区92、第二外延源极/漏极区95、衬底50和介电层。
在一些实施例中，第二外延材料93可由锗浓度比第一外延材料91的材料低的材料形成。例如，第二外延材料93中的锗原子浓度可介于约0％至约20％的范围内，而第一外延材料91中的锗原子浓度可介于约20％至约60％的范围内。与具有较低锗浓度的材料相比，具有较高锗浓度的材料可以较高速率被蚀刻。形成具有较低锗浓度的材料的第二外延材料93和具有较高锗浓度的材料的第一外延材料91允许高蚀刻速率蚀刻第一外延材料91并且以较低的蚀刻速率蚀刻第二外延材料93，从而在用于除去第一外延材料91和第二外延材料93的后续蚀刻工艺期间保护外延源极/漏极区(下文参考图26A至图26D论述)。在一些实施例中，由于高蚀刻速率，形成与随后形成的具有较高锗浓度的材料的第一外延源极/漏极区92分离的第一外延材料91会提供效率益处。由于较低蚀刻速率，形成与具有较低锗浓度的材料的第一外延源极/漏极区相邻的第二外延材料93提供较高的蚀刻精度。同时提供第一外延材料91和第二外延材料93允许快速除去第一外延材料91和第二外延材料93，同时还防止对第一外延源极/漏极区92的损伤。
第一外延材料91可具有范围介于约40nm至约100nm的厚度T4，第二外延材料93可具有范围介于约10nm至约40nm的厚度T5，并且厚度T4与厚度T5的比率可以是约2到约5。可选择第一外延材料91和第二外延材料93的厚度以控制随后形成的背面通孔(诸如下文参考图27A至图27C论述的背面通孔130)的尺寸。此外，第一外延材料91和第二外延材料93的相对厚度可选择为介于上述范围内，以便提供第二外延材料93的足够厚度以控制对第一外延材料91和第二外延材料93的蚀刻并保护第一外延源极/漏极区92，同时将第一外延材料91和第二外延材料93的蚀刻速率最大化。
第一外延材料91和第二外延材料93可具有等于深度D1的组合高度。例如，第一外延材料91和第二外延材料93可具有范围介于约40nm至约100nm的组合高度。可选择第一外延材料91和第二外延材料93的组合高度以控制随后形成的背面通孔(诸如下文参考图27A至图27C论述的背面通孔130)的尺寸。第一外延材料91和第二外延材料93可具有等于宽度W1的宽度。例如，第一外延材料91和第二外延材料93可具有范围介于约10nm至约30nm的范围内的宽度。如图9C所示，第一外延材料91和第二外延材料93可具有锥形侧壁，侧壁随第一外延材料91和第二外延材料93延伸到衬底50中而逐渐变窄。
然后，在第一凹槽86中和第二外延材料93上方形成第一外延源极/漏极区92，并且在第二凹槽87中形成第二外延源极/漏极区95。在一些实施例中，第一外延源极/漏极区92和第二外延源极/漏极区95可在第二纳米结构54上施加应力，从而提高性能。如图12C所示，第一外延源极/漏极区92形成在第一凹槽86中，第二外延源极/漏极区95形成在第二凹槽87中，使得每个伪栅极76布置在第一外延源极/漏极区92/第二外延源极/漏极区95的相应相邻对之间。在一些实施例中，第一间隔层81用于将第一外延源极/漏极区92和第二外延源极/漏极区95与伪栅极76分离，并且第一内间隔件90用于将第一外延源极/漏极区92与第二外延源极/漏极区95和纳米结构55分离适当的横向距离，以使得第一外延源极/漏极区92和第二外延源极/漏极区95不与所得纳米FET的随后形成的栅极短路。如图12B至图12E所示，第一外延源极/漏极区92的底面可布置在第二外延源极/漏极区95的底面上方。在一些实施例中，第一外延源极/漏极区92的底面可布置为与第二外延源极/漏极区95的底面平齐或在其下方。
n型区50N(例如，NMOS区)中的第一外延源极/漏极区92和第二外延源极/漏极区95可通过掩蔽p型区50P(例如，PMOS区)来形成。然后，在n型区50N中分别在第一凹槽86和第二凹槽87中外延生长第一外延源极/漏极区92和第二外延源极/漏极区95。第一外延源极/漏极区92和第二外延源极/漏极区95可包括适合于n型纳米FET的任何可接受材料。例如，如果第二纳米结构54是硅，则第一外延源极/漏极区92和第二外延源极/漏极区95可包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅等。第一外延源极/漏极区92和第二外延源极/漏极区95可具有从纳米结构55的相应上表面凸起的表面，并且可具有小平面。
此外，n型区50N中的第一外延源极/漏极区92可包括对第一外延材料91和第二外延材料93的材料具有高蚀刻选择性的材料。例如，第一外延源极/漏极区92可比第一外延材料91和第二外延材料93具有更低的锗浓度，使得可除去第一外延材料91和第二外延材料93，而不显著除去第一外延源极/漏极区92。
p型区50P(例如，PMOS区)中的第一外延源极/漏极区92和第二外延源极/漏极区95可通过掩蔽n型区50N(例如，NMOS区)来形成。然后，在p型区50P中分别在第一凹槽86和第二凹槽87中外延生长第一外延源极/漏极区92和第二外延源极/漏极区95。第一外延源极/漏极区92和第二外延源极/漏极区95可包括适合于p型纳米FET的任何可接受材料。例如，如果第一纳米结构52是硅锗，则第一外延源极/漏极区92和第二外延源极/漏极区95可包括在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、锗、锗锡等。第一外延源极/漏极区92和第二外延源极/漏极区95还可具有从多层堆叠56的相应表面凸起的表面，并且可具有小平面。
此外，p型区50P中的第一外延源极/漏极区92可包括对第一外延材料91和第二外延材料93的材料具有高蚀刻选择性的材料。例如，第一外延源极/漏极区92可比第一外延材料91和第二外延材料93具有更低的锗浓度。在一些实施例中，第一外延源极/漏极区92中锗原子浓度可介于约15％至约50％的范围内。在一些实施例中，第一外延源极/漏极区92的与第二外延材料93相邻的部分(诸如下文进一步详细论述的第一半导体材料层92A)可具有较低的锗浓度，并且第一外延源极/漏极区92的剩余部分可具有较高的锗浓度。例如，与第二外延材料93相邻的第一外延源极/漏极区92的部分可具有约10％至约30％的锗原子浓度，而第一外延源极/漏极区92的剩余部分具有范围介于约15％至约50％的锗原子浓度。如此，可除去第一外延材料91和第二外延材料93，而不显著除去第一外延源极/漏极区92。
类似于先前论述的用于形成轻掺杂的源极/漏极区的工艺，可向第一外延源极/漏极区92、第二外延源极/漏极区95、第一纳米结构52、第二纳米结构54和/或衬底50注入掺杂剂以形成源极/漏极区，然后进行退火。源极/漏极区可具有介于约1x1019原子/cm3与约1x1021原子/cm3之间的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是先前论述的任何杂质。在一些实施例中，可在生长期间原位掺杂第一外延源极/漏极区92和第二外延源极/漏极区95。
由于用于在n型区50N和p型区50P中形成第一外延源极/漏极区92和第二外延源极/漏极区95的外延工艺，第一外延源极/漏极区92和第二外延源极/漏极区95的的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，这些小平面导致同一纳米FET的相邻的第一外延源极/漏极区92和第二外延源极/漏极区95合并，如图12B所示。在其他实施例中，如图12D所示，在外延工艺完成之后，相邻的第一外延源极/漏极区92和第二外延源极/漏极区95保持分离。在图12B和图12D所示的实施例中，第一间隔层81可形成在STI区68的顶面上，从而阻止外延生长。在一些其他实施例中，第一间隔层81可覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其他实施例中，可调整用于形成第一间隔层81的间隔件蚀刻，以除去间隔材料来允许外延生长的区延伸到STI区58的表面。
第一外延源极/漏极区92和第二外延源极/漏极区95可包括一个或多个半导体材料层。例如，第一外延源极/漏极区92可包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。第二外延源极/漏极区95可包括第一半导体材料层95A、第二半导体材料层95B和第三半导体材料层95C。第一外延源极/漏极区92和第二外延源极/漏极区95可使用论述的半导体材料层。第一半导体材料层92A/95A、第二半导体材料层92B/95B和第三半导体材料层92C/95C中的每一个可由不同的半导体材料形成并且可被掺杂成不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A/95A可具有小于第二半导体材料层92B/95B且大于第三半导体材料层92C/95C的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可具有比第二半导体材料层92B和第三半导体材料层92C更低的锗浓度，以便在第一半导体材料层92A与第一外延材料91和第二外延材料93之间提供良好的蚀刻选择性。在第一外延源极/漏极区92和第二外延源极/漏极区95包括三个半导体材料层的实施例中，可沉积第一半导体材料层92A/95A，可在第一半导体材料层92A/95A上方沉积第二半导体材料层92B/95B，并且可在第二半导体材料层92B/95B上方沉积第三半导体材料层92C/95C。
图12E示出以下实施例，在该实施例中第一纳米结构52的侧壁是凹陷的，第一内间隔件90的外侧壁是凹陷的，并且第一内间隔件90从第二纳米结构54的侧壁凹陷。如图12E所示，第一外延源极/漏极区92和第二外延源极/漏极区95可形成为与第一内间隔件90接触并且可延伸经过第二纳米结构54的侧壁。
在图13A至图13C中，第一层间电介质(ILD)96沉积在图12A至图12C所示的结构上方。第一ILD 96可由介电材料形成，并且可通过诸如CVD、等离子增强CVD(PECVD)或FCVD等任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)等。可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94布置在第一ILD 96与第一外延源极/漏极区92、第二外延源极/漏极区95、掩模78与第一间隔层81之间。CESL 94可包括蚀刻速率与上面的第一ILD 96的材料的蚀刻速率不同的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可执行诸如CMP的平坦化工艺以使第一ILD 96的顶面与伪栅极76或掩模78的顶面平齐。平坦化工艺还可除去伪栅极76上的掩模78，以及第一间隔层81的沿着掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔层81和第一ILD 96的顶面在工艺变化内平齐。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，可保留掩模78，在这种情况下平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔层81的顶面平齐。
在图15A至图15C中，在一个或多个蚀刻步骤中除去伪栅极76和掩模78(如果存在)，以使得形成第三凹槽98。第三凹槽98中的伪栅极电介质60的部分也被除去。在一些实施例中，通过各向异性干法蚀刻工艺除去伪栅极76和伪栅极电介质60。例如，蚀刻工艺可包括使用反应气体的干法蚀刻工艺，该反应气体以比第一ILD 96或第一间隔层81更快的速率选择性地蚀刻伪栅极76。第三凹槽98中的每一个暴露和/或覆盖纳米结构55的部分，该等部分在随后完成的纳米FET中用作沟道区。纳米结构55的用作沟道区的部分布置在第一外延源极/漏极区92和第二外延源极/漏极区95的相邻对之间。在除去期间，当蚀刻伪栅极76时，伪栅极电介质60可用作蚀刻停止层。然后可在除去伪栅极76之后除去伪栅极电介质60。
在图16A至图16C中，除去第一纳米结构52以延伸第三凹槽98。可通过使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等各向同性蚀刻工艺来除去第一纳米结构52，而第二纳米结构54、衬底50、STI区58与第一纳米结构52相比保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A至54C包括例如Si或SiC的实施例中，可使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)来除去第一纳米结构52。
在图17A至图17C中，形成栅介电层100和栅电极102以用于替换栅极。栅极介电层100共形地沉积在第三凹槽98中。栅极介电层100可形成在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上。栅极介电层100也可沉积在第一ILD 96、CESL 94、第一间隔层81和STI区68的顶面上以及第一间隔层81和第一内间隔件90的侧壁上。
根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可包括氧化硅层和在氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可具有大于约7.0的k值，并且可包括铪、铝、锆、镧、锰、钡、钛、铅和其组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区50N与p型区50P中可相同或不同。栅极介电层100的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。
栅电极102分别沉积在栅介电层100上方，并填充第三凹槽98的剩余部分。栅电极102可包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17A和至图17C中示出单层栅电极102，但栅电极102可包括任意数量的衬垫层、论述的功函数调谐层和填充材料。可在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间沉积构成栅电极102的层的任何组合。
可同时发生在n型区50N和p型区50P中的栅介电层100的形成，使得每个区中的栅介电层100由相同材料形成，并且栅电极102的形成可同时发生，使得每个区中的栅电极102由相同材料形成。在一些实施例中，每个区中的栅极介电层100可通过不同的工艺形成，使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区中的栅电极102可通过不同的工艺形成，使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同工艺时，可使用各种掩模步骤来掩蔽并暴露适当的区。
在填充第三凹槽98之后，可执行诸如CMP等平坦化工艺以除去栅极介电层100的过多部分和栅电极102的材料，该等过多部分在第一ILD 96的顶面上方。栅电极102和栅介电层100的材料的剩余部分因此形成所得纳米FET的替换栅极结构。栅电极102和栅介电层100可被统称为“栅极结构”。
在图18A至图18C中，栅极结构(包括栅极介电层100和相应上面的栅电极102)凹陷，以使得凹槽直接形成在栅极结构上方和第一间隔层81的相对部分之间。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模104填充在凹槽中，然后进行平坦化工艺以除去介电材料的在第一ILD 96上方延伸的过多部分。随后形成的栅极接触件(诸如下文将参考图20A到20C论述的栅极接触件114)穿透栅极掩膜104接触凹陷的栅电极102的顶面。
如图18A至图18C进一步所示，第二ILD 106沉积在第一ILD 96上方和栅极掩模104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等介电材料形成，并且可通过诸如CVD、PECVD等任何适当方法来沉积。
在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成第四凹槽108，该第四凹槽暴露第一外延源极/漏极区92、第二外延源极/漏极区95和/或栅极结构。可通过使用各向异性蚀刻工艺(诸如RIE、NBE等)进行蚀刻来形成第四凹槽108。在一些实施例中，可使用第一蚀刻工艺来穿过第二ILD 106和第一ILD 96蚀刻第四凹槽108；然而，可使用第二蚀刻工艺来穿过栅掩模104蚀刻该第四凹槽；并且然后可使用第三蚀刻工艺来穿过CESL 94蚀刻该第四凹槽。可在第二ILD 106上方形成诸如光刻胶等掩模并将该掩模图案化，以掩蔽从第一蚀刻工艺和第二蚀刻工艺第二ILD 106的部分。在一些实施例中，蚀刻工艺可能过蚀刻，并因此，第四凹槽108延伸到第一外延源极/漏极区92、第二外延源极/漏极区95和/或栅极结构中，并且第四凹槽108的底部可与第一外延源极/漏极区92、第二外延源极/漏极区95和/或栅极结构平齐(例如，与衬底50处于同一水平或距其具有相同的距离)或其更低(例如，更靠近衬底50)。尽管图19C示出第四凹槽108以相同的截面暴露第一外延源极/漏极区92、第二外延源极/漏极区95和栅极结构，但在各种实施例中，第一外延源极/漏极区92、第二外延源极/漏极区95和栅极结构可以不同的截面暴露，从而降低使随后形成的接触件短路的风险。
在形成第四凹槽108之后，在第一外延源极/漏极区92和第二外延源极/漏极区95上方形成第一硅化物区110。在一些实施例中，通过首先沉积能够与下面的第一外延源极/漏极区92和第二外延源极/漏极区95的半导体材料(例如，硅、硅锗、锗)反应的金属(未单独示出)以在第一外延源极/漏极区92和第二外延源极/漏极区95的暴露部分上方形成硅化物或锗化物区(诸如镍、钴、钛、钽、铂，钨、其他贵金属、其他难熔金属、稀土金属或其合金)，然后执行热退火工艺以形成第一硅化物区110。然后例如通过蚀刻工艺除去沉积的金属的未反应部分。尽管将第一硅化物区110称为硅化物区，但第一硅化物区110也可以是锗化物区或硅锗化物区(例如，包括硅化物和锗化物的区)。在实施例中，第一硅化物区110包括TiSi并且具有范围介于约2nm至约10nm的厚度。
在图20A至图20C中，源极/漏极接触件112和栅极接触件114(也称为接触塞)形成在第四凹槽108中。源极/漏极接触件112和栅极接触件114可各自包括一个层或多个层，诸如势垒层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114各自包括阻挡层和导电材料，并且各自都电耦合到下面的导电部件(例如，栅电极102和/或第一电极硅化物区110)。栅极接触件114电耦合到栅电极102，并且源极/漏极接触件112通过第一硅化物区110电耦合到第一外延源极/漏极区92和第二外延源极/漏极区95。阻挡层可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如CMP等平坦化工艺以从第二ILD 106的表面除去过多的材料。第一外延源极/漏极区92、第二外延源极/漏极区95、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可被统称为晶体管结构109。晶体管结构109可形成在器件层中，其中，在其正面上方形成第一互连结构(诸如下文关于图21A至图21C论述的正面互连结构120)，并且在其背面上方形成第二互连结构(诸如下文关于图29A至图29C论述的背面互连结构136)。尽管将器件层描述为具有纳米FET，但其他实施例可包括具有不同类型的晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。
尽管图20A至图20C示出延伸到第一外延源极/漏极区92和第二外延源极/漏极区95中的每一个的源极/漏极接触件112，但可从第一外延源极/漏极区92中的某些第一外延源极/漏极区省略源极/漏极接触件112。例如，如下文更详细地解释，可随后通过一个或多个第一外延源极/漏极区92的背面附着导电部件(例如，背面通孔或电源轨)。对于这些特定第一外延源极/漏极区92，源极/漏极接触件112可被省略或者可以不电连接到任何上面的导电线(诸如下文参考图21A至图21C论述的第一导电部件122)。
图21A至图30C示出在晶体管结构109上形成正面互连结构和背面互连结构的中间步骤。正面互连结构和背面互连结构可各自包括电连接到形成在衬底50上的纳米FET的导电部件。图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A示出图1所示的参考截面A-A’。图21B、图22B、图23B、图24B、图24E、图25B、图26B、图27B、图28B、图29B和图30B示出图1所示的参考截面B-B’。图21C、图22C、图23C、图24C、图24F、图25C、图26C、图26D、27C、图27D、28C、图29C和图30C示出图1所示的参考截面C-C’。图24D和24G示出自顶向下的视图。图21A至图30C中描述的处理步骤可应用于n型区50N和p型区50P。如上所述，可将背面导电部件(例如，背面通孔、电源轨等)连接到一个或多个第一外延源极/漏极区92。如此，可从第一外延源极/漏极区92可选地省略源极/漏极接触112。
在图21A至图21C中，正面互连结构120形成在第二ILD 106上。正面互连结构120可被称为正面互连结构，因为其形成在晶体管结构109的正面(例如，晶体管结构109的上面形成有源器件的一侧)上。
正面互连结构120可包括形成在一个或多个堆叠的第一介电层124中的一层或多层的第一导电部件122。堆叠的第一介电层124中的每一个可包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第一介电层124。
第一导电部件122可包括导电线和互连导电线层的导电通孔。导电通孔可延伸穿过第一介电层124中的相应第一介电层，以在导电线的层之间提供竖直连接。可通过任何可接受的工艺(诸如镶嵌工艺、双镶嵌工艺等)来形成第一导电部件122。
在一些实施例中，可使用镶嵌工艺来形成第一导电部件122，其中利用光刻与蚀刻技术的组合来对相应第一介电层124进行图案化以形成对应于第一导电部件122的期望图案的沟槽。可沉积可选的扩散阻挡层和/或可选的粘附层，然后可用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，并且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，可通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成第一导电部件122。化学机械平坦化(CMP)工艺等可用于从相应第一介电层124的表面除去过多导电材料，并且平坦化第一介电层124和第一导电部件122的表面以用于后续处理。
图21A至图21C示出正面互连结构120中的五层第一导电部件122和第一介电层124。然而，应当理解，正面互连结构120可包括布置在任意数量的第一介电层124中的任意数量的第一导电部件122。正面互连结构120可电连接到栅极接触114和源极/漏极接触112以形成功能电路。在一些实施例中，由正面互连结构120形成的功能电路可包括逻辑电路、存储电路、图像传感器电路等。
在图22A至图22C中，第一载体衬底150通过第一接合层152A和第二接合层152B(统称为接合层152)接合到正面互连结构120的顶面。第一载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。第一载体衬底150可在后续处理步骤期间以及在完成的器件中提供结构支撑。
在各种实施例中，可使用诸如电介质间接合等适当技术来将第一载体衬底150接合到正面互连结构120。电介质间接合可包括在正面互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子(HDP)氧化物等)。第二接合层152B可类似地是在使用例如CVD、ALD、PVD、热氧化等进行接合之前在第一载体衬底150的表面上形成的氧化物层。其他合适的材料可用于第一接合层152A和第二接合层152B。
电介质间接合工艺可还包括对第一接合层152A和第二接合层152B中的一个或多个应用表面处理。表面处理可包括等离子处理。等离子处理可在真空环境中执行。在等离子处理之后，表面处理可还包括可施加到一个或多个接合层152的清洁工艺(例如，用去离子水等冲洗)。然后，将第一载体衬底150与正面互连结构120对准，并且将两者彼此压在一起以启动第一载体衬底150到正面互连结构120的预接合。可在室温(例如，约21℃至约25℃)下执行预接合。在预接合之后，可通过例如将正面互连结构120和第一载体衬底150加热到约170℃的温度来应用退火工艺。
另外在图22A至图22C中，在将第一载体衬底150接合到正面互连结构120之后，可翻转器件，使得晶体管结构109的背面面朝上。晶体管结构109的背面可以指与在上面形成有源器件的晶体管结构109的正面相对的一侧。
在图23A至图23C中，可将减薄工艺应用于衬底50的背面。减薄工艺可包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、其组合等。在一些实施例中，减薄工艺可包括合适的蚀刻工艺，诸如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等可通过对衬底50的材料具有选择性的蚀刻工艺减薄衬底50(例如，以比STI区68和第一外延材料91的材料更快的速率蚀刻衬底50的材料)。如图23A至图23C所示，在减薄衬底50之后，可暴露STI区68和第一外延材料91的背面以及STI区68和第一外延材料91的侧壁的部分。在减薄工艺之后，衬底50的部分可保留在栅极结构(例如，栅电极102和栅介电层100)和纳米结构55上方。栅极结构上方的衬底50的厚度T1可以是约30nm至约90nm。在一些实施例中，可完全除去衬底50。如图23C所示，第一外延材料91的背面可在衬底50的背面上方布置范围介于约5nm至约35nm的高度H1。
在图24A至图24G中，第三外延材料126形成在第一外延材料91的暴露的背面上方。在一些实施例中，第三外延材料126可以是牺牲材料，该牺牲材料随后被除去以形成背面通孔(诸如下文参考图27A至图27C论述的背面通孔130)。可使用诸如CVD、ALD、VPE、MBE等工艺来在第一外延材料91上方外延生长第三外延材料126。第三外延材料126可包括任何可接受的材料，诸如硅锗等。第三外延材料126可由对衬底50和介电层(例如，诸如下文关于图25A至图25C论述的STI区68和第二介电层125)具有高蚀刻选择性的材料形成。如此，可除去第三外延材料126并将其替换成背面通孔，而不显著除去衬底50和介电层。
在一些实施例中，类似于第一外延材料91，第三外延材料126可由具有高锗浓度的材料形成。例如，第三外延材料126中的锗原子浓度可介于约20％至约60％的范围内。与具有较低锗浓度的材料(例如，第二外延材料93)相比，具有较高锗浓度的材料可以较高速率被蚀刻。由具有较高锗浓度的材料形成第三外延材料126允许在用于除去第三外延材料126、第一外延材料91和第二外延材料93的后续蚀刻工艺(下文参考图26A至图26D论述)期间以高蚀刻速率蚀刻第三外延材料126。
在一些实施例中，可在形成第三外延材料126之前在衬底50和鳍66的暴露表面上方形成可选的电介质掩模127，以便防止沿着衬底50和鳍66的表面形成第三外延材料126。介电掩模127可包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。介电掩模127可通过CVD、ALD等沉积并且可被回蚀以使得第一外延材料91的侧壁和背面表面被暴露。可在形成第三外延材料126之后除去电介质掩模127。
在一些实施例中，可通过交替的沉积和回蚀工艺来形成第三外延材料126。沉积工艺可包括CVD、ALD、VPE、MBE、其组合等。沉积工艺可包括前体，诸如含锗的前体(例如，锗烷(GeH4)等)，含硅的前体(例如，硅烷(SiH4)等)、其组合等。沉积工艺可还包括载气，诸如氢(H2)、氮(N2)、其组合等。可调谐前体流速与载气流速的比率，以确保第三外延材料126选择性地生长在第一外延材料91上方，而不是沿着STI区68、介电掩模127和/或衬底50的表面生长。含锗前体流速与含硅前体流速的比率也可用于控制第三外延材料126的组分。
回蚀工艺可包括前体，诸如氯化氢(HCl)、硅烷(SiH4)、其组合等。回蚀工艺可还包括载气，诸如氢(H2)、氮(N2)、其组合等。在回蚀刻工艺包括氯化氢和硅烷的实施例中，硅烷可钝化第三外延材料126的部分，而氯化氢侵蚀并蚀刻第三外延材料126的未钝化部分。如此，回蚀工艺可用于控制第三外延材料126的形状。在一些实施例中，第三外延材料126的侧壁部分可被钝化，同时第三外延材料126的背面被蚀刻。此工艺可用于增加第三外延材料126的临界尺寸(例如，宽度)，这减小器件电阻，而无需第三外延材料126的更大的高度。
如图24B至图24D所示，第三外延材料126在截面图和俯视图中可具有八边形形状或锤头形状。如图24E至图24G所示，第三外延材料126在截面图和俯视图中可具有六边形形状或锤头形状。第三外延材料126可在第一外延材料的背面上方具有范围介于约5nm至约30nm的厚度T2。第三外延材料126可具有范围介于约20nm至约70nm的W2。可控制第三外延材料126的形状和尺寸，以便控制随后形成的背面通孔的尺寸和形状，该等背面通孔可替换第一外延材料91、第二外延材料93和第三外延材料126。
在图25A至图25C中，第二介电层125沉积在器件的背面上。如图25A至图25C所示，第二介电层125可沉积在衬底50和STI区68上方。在一些实施例中，第二介电层125也可沉积在第三外延材料126上方，并且可被回蚀，使得第三外延材料126的部分从第二介电层125突出。可通过诸如CVD、ALD等工艺来沉积第二介电层125。第二介电层125可物理地接触第三外延材料126的侧壁、第一外延材料91的侧壁、STI区68的侧壁和背面以及衬底50的背面。第二介电层125可包括诸如氧化硅等材料，但可利用任何合适的材料，诸如k值小于约3.5的低介电常数(low-k)材料。第二介电层125可在衬底50的背面上方具有从约15nm到约30nm的厚度T3。控制第二介电层125的厚度可用于控制随后延伸穿过第二介电层125的背面通孔的长度。
在图26A至图26D中，除去第三外延材料126、第一外延材料91和第二外延材料93以形成第五凹槽128，并且在第五凹槽128中形成第二硅化物区129。第三外延材料126、第一外延材料91和第二外延材料93可通过适当的刻蚀工艺除去，该刻蚀工艺可以是各向同性刻蚀工艺，诸如湿法刻蚀工艺。蚀刻工艺可对第三外延材料126、第一外延材料91和第二外延材料93的材料具有高蚀刻选择性。如此，可除去第三外延材料126、第一外延材料91和第二外延材料93，而不需显著除去第二介电层125、STI区68、衬底50或第一外延源极/漏极区92的材料。如先前所论述，第二外延材料93可由具有较低锗浓度的材料形成，使得第二外延材料93的蚀刻速率较低，以便在用于除去第三外延材料126、第一外延材料91和第二外延材料93的蚀刻工艺期间保护第一外延源极/漏极区92免受过度蚀刻影响。第五凹槽128可暴露第二介电层125的侧壁、STI区68的侧壁以及第一外延源极/漏极区92的背面表面。
如图26C所示，第五凹槽128在截面图中可以是锤形的，其中第一部分128A具有宽度在从衬底50的前表面朝向衬底50的背面的方向上连续减小的锥形轮廓；第二部分128B具有宽度在从第二介电层125的背面朝向衬底50的背面的方向上连续减小的锥形轮廓；并且第三部分128C具有竖直侧壁。第一部分128A可从宽度W3到宽度W4渐缩，并且具有从约20nm到约50nm的高度H2。宽度W3可介于约15nm至约30nm的范围内，宽度W4可介于约10nm至约30nm的范围内，并且宽度W3与宽度W4的比率可介于约1至约1.8的范围内。第二部分128B可从宽度W5到宽度W4渐缩，并且具有从约2nm到约10nm的高度H3。宽度W5可介于约20nm至约70nm的范围内，并且宽度W5与宽度W4的比率可介于约1至约1.8的范围内。第三部分128C可具有范围介于约5nm至约20nm的宽度W5和高度H4。在一些实施例中，宽度W5与第一部分128A的平均宽度的比率可以是从约2到约7。形成包括第二部分128B和第三部分128C的第五凹槽128增大随后形成的背面通孔的接触面积，这减小接触电阻并改善RC时间延迟。
在图26D中，第五凹槽128可通过附加的合适蚀刻工艺来加宽，该蚀刻工艺可以是各向同性蚀刻工艺，诸如湿法蚀刻工艺。附加蚀刻工艺可对第二介电层125和衬底50的材料具有高蚀刻选择性。如此，可除去第二介电层125和衬底50的材料，而不显著除去第一外延源极/漏极区92的材料。在附加蚀刻工艺之后，第一部分128A可从宽度W6到宽度W7渐缩。宽度W6可介于约17nm至约32nm的范围内，宽度W7可介于约12nm至约32nm的范围内，并且宽度W6与宽度W7的比率可介于约1至约1.8的范围内。第二部分128B可从宽度W8到宽度W7渐缩。宽度W8可介于约20nm至约70nm的范围内，并且宽度W8与宽度W7的比率可介于约1.1至约1.8的范围内。第三部分128C可具有宽度W8。执行附加蚀刻工艺以加宽第五凹槽128进一步增大随后形成的背面通孔的接触面积，这进一步减小接触电阻并改善RC时间延迟。
然后可在第一外延源极/漏极区92的背面上的第五凹槽128中形成第二硅化物区129。第二硅化物区129可类似于上文关于图19A至图19C描述的第一硅化物区110。例如，第二硅化物区129可由类似材料形成，并且将类似工艺用作第一硅化物区110来形成。
在图27A至图27D中，在第五凹槽128中形成背面通孔130。背面通孔130可延伸穿过第二介电层125，并且可通过第二硅化物区129电耦合到第一外延源极/漏极区92。背面通孔130可各自包括一个层或多个层，诸如势垒层、扩散层和填充材料。例如，在一些实施例中，背面通孔130各自包括阻挡层和导电材料，并且各自都电耦合到下面的导电部件(例如，第二硅化物区129)。背面通孔130通过第二硅化物区129电耦合到第一外延源极/漏极区92。阻挡层可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。
如图27B至图27D所示，背面通孔130可具有锤形，其中背面通孔130的背面部分具有八边形形状。背面通孔130可具有如图27C所示的宽度W4至W6或如图27D所示的宽度W7至W9。通过在第一外延材料91上方外延生长第三外延材料126，背面通孔130的背面部分的宽度增大，这减小背面通孔130的接触电阻，减小RC时间延迟，并改善器件性能。
在图28A至图28C中，平坦化背面通孔130并形成第二导电线134和第三介电层132。可执行诸如CMP等平坦化工艺，以使背面通孔130的背面表面与第二介电层125的背面表面平齐。在平坦化工艺之后，背面通孔130可具有范围介于约30nm至约80nm的高度H5。然后可在背面通孔130和第二介电层125上方形成第二导电线134和第三介电层132。第三介电层132可类似于第二ILD 106。例如，第三介电层132可由与第二ILD 106相同或类似的材料形成。
第二导电线134形成在第三介电层132中。例如，使用光刻与蚀刻工艺的组合，形成第二导电线134可包括对第三介电层132中的凹槽进行图案化。第三介电层132中的凹槽的图案可对应于第二导电线134的图案。然后通过在凹槽中沉积导电材料来形成第二导电线134。在一些实施例中，第二导电线134包括金属层，该金属层其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，第二导电线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。可使用例如CVD、ALD、PVD、电镀等来形成第二导电线134。第二导电线134通过背面通孔130和第二硅化物区129电耦合到第一外延源极/漏极区92。可执行平坦化工艺(例如，CMP、研磨、回蚀等)以除去形成在第三介电层132上方的第二导电线134的过多部分。
在一些实施例中，第二导电线134是背面电源轨，背面电源轨是将第一外延源极/漏极区92电连接到参考电压、电源电压等的导电线。通过将电源轨放置在所得半导体管芯的背面而不是半导体管芯的正面上，可实现优点。例如，可增加纳米FET的栅极密度和/或正面互连结构120的互连密度。此外，半导体管芯的背面可容纳更宽的电源轨，从而减小电阻并提高向纳米FET的电力递送的效率。例如，第二导电线134的宽度可以是正面互连结构120的第一级导电线(例如，第一导电部件122和/或第一导电线118)的宽度的至少两倍。
在图29A至图29C中，在第三介电层132和第二导电线134上方形成背面互连结构136的剩余部分。背面互连结构136可被称为背面互连结构，因为其形成在晶体管结构109的背面(例如，晶体管结构109的与晶体管结构109的上面形成有源器件的一侧相对的一侧)上。背面互连结构136可包括第二介电层125、第三介电层132、背面通孔130和第二导电线134。如图29C所示，背面通孔130可包括在朝向背面互连结构136的方向上变窄的第一锥形侧壁、从第一锥形侧壁延伸并在向背面互连结构136的方向上变宽的第二锥形侧壁、以及从第二锥形侧壁延伸并垂直于衬底50的主表面的第三竖直侧壁。
背面互连结构136的剩余部分可包括材料，并且可使用与上文关于图21A至图21C论述的与正面互连结构120所使用的那些工艺相同或类似的工艺来形成。特别地，背面互连结构136可包括形成在第四介电层138中的第二导电部件140的堆叠。第二导电部件140可包括布线(例如，用于与随后形成的接触垫与外部连接器之间的布线)。可对第二导电部件140进行进一步图案化以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可与第二导电线134(例如，电源轨)集成在一起，以在纳米FET的背面上提供电路(例如，电源电路)。
在图30A至图30C中，钝化层144、UBM 146和外部连接器148形成在背面互连结构136上方。钝化层144可包括诸如PBO、聚酰亚胺、BCB等聚合物。可选地，钝化层144可包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可通过例如CVD、PVD、ALD沉积钝化层144。
穿过钝化层144到背面互连结构136中的第二导电部件140形成UBM146，并且在UBM146上形成外部连接器148。UBM 146可包括通过电镀工艺等形成的一层或多层铜、镍、金等。外部连接器148(例如，焊球)形成在UBM 146上。形成外部连接器148可包括将焊球放置在UBM 146的暴露部分上并且使焊球回流。在一些实施例中，形成外部连接器148包括执行电镀步骤以在最顶第二导电部件140上方形成焊料区，然后使焊料区回流。UBM 146和外部连接器148可用于提供到其他电气元件的输入/输出连接，所述其他电气元件诸如其他器件管芯、重布结构、印刷电路板(PCB)、母板等。UBM 146和外部连接器148也可被称为背面输入/输出垫，其可向上述纳米FET提供信号、电源电压和/或地连接。
实施例可实现优点。例如，形成包括扩大的背面部分的背面通孔为背面通孔提供更大的接触面积，并减小背面通孔中的接触电阻。反过来，这可减少RC时间延迟并提高器件性能。
根据实施例，一种器件包括：第一晶体管结构，在第一器件层中；正面互连结构，在所述第一器件层的正面上；第一介电层，在所述第一器件层的背面上；第一接触件，穿过所述第一介电层延伸到所述第一晶体管结构的源极/漏极区；以及背面互连结构，在所述第一介电层和所述第一接触件的背面上，所述第一接触件包括具有第一锥形侧壁的第一部分和具有第二锥形侧壁的第二部分，所述第一锥形侧壁的宽度在朝着所述第二锥形侧壁的方向上变窄，并且所述第二锥形侧壁的宽度在朝向所述背面互连结构的方向上变宽。在实施例中，所述第一接触件还包括具有竖直侧壁的第三部分。在实施例中，所述第三部分从所述第一接触件的面向所述背面互连结构的表面延伸到所述第二部分，所述第二部分从所述第三部分延伸到所述第一部分，并且所述第一部分从所述第二部分延伸到所述第一接触件的面向所述第一器件层的表面。在实施例中，所述第三部分的宽度与所述第一部分的平均宽度的比率为2至7。在实施例中，所述第一晶体管结构包括栅极结构，半导体衬底在所述栅极结构与所述第一介电层之间延伸，所述半导体衬底包围所述第一锥形侧壁，并且所述第一介电层包围所述第二锥形侧壁。在实施例中，所述第一接触件的面向所述背面互连结构的表面和所述第一介电层的面向所述背面互连结构的表面彼此平齐。在实施例中，所述器件还包括电耦合到所述第一接触件的电源轨，所述第一接触件通过硅化物区电耦合到所述源极/漏极区。
根据另一实施例，一种器件包括：第一衬底；第一器件层，在所述第一衬底上方，所述第一器件层包括第一晶体管结构；第一介电层，在所述第一器件层的背面上；第一背面通孔，电耦合到所述第一晶体管结构的第一源极/漏极区，所述第一背面通孔延伸穿过所述第一衬底和所述第一介电层，所述第一背面通孔在所述第一衬底中具有第一宽度并且在第一介电层中具有第二宽度，所述第二宽度大于所述第一宽度；以及第一互连结构，在所述第一介电层和所述第一背面通孔上方，所述第一互连结构包括通过所述第一背面通孔电耦合到所述第一源极/漏极区的电源轨。在实施例中，所述第一背面通孔的延伸穿过所述第一介电层的部分包括锥形侧壁，所述锥形侧壁具有在朝向所述第一互连结构的方向上变宽的宽度。在实施例中，所述第一背面通孔的延伸穿过所述第一衬底的部分包括锥形侧壁，所述锥形侧壁的宽度在朝向所述第一互连结构的方向上变窄。在实施例中，所述第一背面通孔的延伸穿过所述第一介电层的部分包括具有恒定宽度的直侧壁。在实施例中，所述锥形侧壁的所述宽度为10nm至30nm，并且所述直侧壁的恒定宽度为20nm至70nm。在实施例中，所述第二宽度与所述第一宽度的比率为2至7。
根据又另一实施例，一种方法包括：在第一衬底上形成第一晶体管；暴露第一外延材料，暴露所述第一外延材料包括减薄所述第一衬底的背面；在所述第一外延材料上方外延生长第二外延材料；以及将所述第二外延材料和所述第一外延材料替换成背面通孔，所述背面通孔电耦合到所述第一晶体管的源极/漏极区。在实施例中，所述第一外延材料和所述第二外延材料各自包括具有20％至60％的的锗原子浓度的硅锗。在实施例中，所述方法还包括：在所述第一衬底中蚀刻第一凹槽；在所述第一凹槽中形成所述第一外延材料；在所述第一外延材料上方形成第三外延材料；以及在所述第三外延材料上方形成所述源极/漏极区，所述源极/漏极区填充所述第一凹槽的剩余部分。在实施例中，所述第一外延材料、所述第二外延材料和所述第三外延材料包括硅锗，所述第三外延材料比所述第一外延材料和所述第二外延材料具有更低的锗原子浓度。在实施例中，所述第一外延材料和所述第二外延材料各自具有20％至60％的锗原子浓度，并且所述第三外延材料具有0％至20％的锗原子浓度。在实施例中，所述第二外延材料在截面图中生长为八边形。在实施例中，所述方法还包括在所述第一衬底上方形成介电层，所述介电层包围所述第二外延材料的第一部分，所述第二外延材料的第二部分被暴露。
在一些实施例中，一种器件，包括：第一晶体管结构，在第一器件层中；正面互连结构，在所述第一器件层的正面上；第一介电层，在所述第一器件层的背面上；第一接触件，穿过所述第一介电层延伸到所述第一晶体管结构的源极/漏极区；以及背面互连结构，在所述第一介电层和所述第一接触件的背面上，其中，所述第一接触件包括具有第一锥形侧壁的第一部分和具有第二锥形侧壁的第二部分，其中，所述第一锥形侧壁的宽度在朝着所述第二锥形侧壁的方向上变窄，并且其中，所述第二锥形侧壁的宽度在朝向所述背面互连结构的方向上变宽。在一些实施例中，第一接触件还包括具有竖直侧壁的第三部分。在一些实施例中，第三部分从所述第一接触件的面向所述背面互连结构的表面延伸到所述第二部分，其中，所述第二部分从所述第三部分延伸到所述第一部分，并且其中，所述第一部分从所述第二部分延伸到所述第一接触件的面向所述第一器件层的表面。在一些实施例中，第三部分的宽度与所述第一部分的平均宽度的比率为2至7。在一些实施例中，第一晶体管结构包括栅极结构，其中，半导体衬底在所述栅极结构与所述第一介电层之间延伸，其中，所述半导体衬底包围所述第一锥形侧壁，并且其中，所述第一介电层包围所述第二锥形侧壁。在一些实施例中，第一接触件的面向所述背面互连结构的表面和所述第一介电层的面向所述背面互连结构的表面彼此平齐。在一些实施例中，还包括电耦合到所述第一接触件的电源轨，其中，所述第一接触件通过硅化物区电耦合到所述源极/漏极区。
在一些实施例中，一种器件，包括：第一衬底；第一器件层，在所述第一衬底上方，所述第一器件层包括第一晶体管结构；第一介电层，在所述第一器件层的背面上；第一背面通孔，电耦合到所述第一晶体管结构的第一源极/漏极区，所述第一背面通孔延伸穿过所述第一衬底和所述第一介电层，所述第一背面通孔在所述第一衬底中具有第一宽度并且在第一介电层中具有第二宽度，所述第二宽度大于所述第一宽度；以及第一互连结构，在所述第一介电层和所述第一背面通孔上方，所述第一互连结构包括通过所述第一背面通孔电耦合到所述第一源极/漏极区的电源轨。在一些实施例中，第一背面通孔的延伸穿过所述第一介电层的部分包括锥形侧壁，所述锥形侧壁具有在朝向所述第一互连结构的方向上变宽的宽度。在一些实施例中，第一背面通孔的延伸穿过所述第一衬底的部分包括锥形侧壁，所述锥形侧壁的宽度在朝向所述第一互连结构的方向上变窄。在一些实施例中，第一背面通孔的延伸穿过所述第一介电层的部分包括具有恒定宽度的直侧壁。在一些实施例中，锥形侧壁的所述宽度为10nm至30nm，并且其中，所述直侧壁的恒定宽度为20nm至70nm。在一些实施例中，第二宽度与所述第一宽度的比率为2至7。
在一些实施例中，一种方法，包括：在第一衬底上形成第一晶体管；暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背面；在所述第一外延材料上方外延生长第二外延材料；以及将所述第二外延材料和所述第一外延材料替换成背面通孔，所述背面通孔电耦合到所述第一晶体管的源极/漏极区。在一些实施例中，第一外延材料和所述第二外延材料各自包括具有20％至60％的的锗原子浓度的硅锗。在一些实施例中，还包括：在所述第一衬底中蚀刻第一凹槽；在所述第一凹槽中形成所述第一外延材料；在所述第一外延材料上方形成第三外延材料；以及在所述第三外延材料上方形成所述源极/漏极区，所述源极/漏极区填充所述第一凹槽的剩余部分。在一些实施例中，第一外延材料、所述第二外延材料和所述第三外延材料包括硅锗，其中，所述第三外延材料比所述第一外延材料和所述第二外延材料具有更低的锗原子浓度。在一些实施例中，第一外延材料和所述第二外延材料各自具有20％至60％的锗原子浓度，并且其中，所述第三外延材料具有0％至20％的锗原子浓度。在一些实施例中，第二外延材料在截面图中生长为八边形。在一些实施例中，还包括在所述第一衬底上方形成介电层，所述介电层包围所述第二外延材料的第一部分，其中，所述第二外延材料的第二部分被暴露。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应了解，他们可容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变，替换和变更。

Claims (10)

1.一种半导体器件，包括：
第一晶体管结构，在第一器件层中；
正面互连结构，在所述第一器件层的正面上；
第一介电层，在所述第一器件层的背面上；
第一接触件，穿过所述第一介电层延伸到所述第一晶体管结构的源极/漏极区；以及
背面互连结构，在所述第一介电层和所述第一接触件的背面上，其中，所述第一接触件包括具有第一锥形侧壁的第一部分和具有第二锥形侧壁的第二部分，其中，所述第一锥形侧壁的宽度在朝着所述第二锥形侧壁的方向上变窄，并且其中，所述第二锥形侧壁的宽度在朝向所述背面互连结构的方向上变宽。
2.根据权利要求1所述的半导体器件，其中，所述第一接触件还包括具有竖直侧壁的第三部分。
3.根据权利要求2所述的半导体器件，其中，所述第三部分从所述第一接触件的面向所述背面互连结构的表面延伸到所述第二部分，其中，所述第二部分从所述第三部分延伸到所述第一部分，并且其中，所述第一部分从所述第二部分延伸到所述第一接触件的面向所述第一器件层的表面。
4.根据权利要求2所述的半导体器件，其中，所述第三部分的宽度与所述第一部分的平均宽度的比率为2至7。
5.根据权利要求1所述的半导体器件，其中，所述第一晶体管结构包括栅极结构，其中，半导体衬底在所述栅极结构与所述第一介电层之间延伸，其中，所述半导体衬底包围所述第一锥形侧壁，并且其中，所述第一介电层包围所述第二锥形侧壁。
6.根据权利要求1所述的半导体器件，其中，所述第一接触件的面向所述背面互连结构的表面和所述第一介电层的面向所述背面互连结构的表面彼此平齐。
7.根据权利要求1所述的半导体器件，还包括电耦合到所述第一接触件的电源轨，其中，所述第一接触件通过硅化物区电耦合到所述源极/漏极区。
8.一种半导体器件，包括：
第一衬底；
第一器件层，在所述第一衬底上方，所述第一器件层包括第一晶体管结构；
第一介电层，在所述第一器件层的背面上；
第一背面通孔，电耦合到所述第一晶体管结构的第一源极/漏极区，所述第一背面通孔延伸穿过所述第一衬底和所述第一介电层，所述第一背面通孔在所述第一衬底中具有第一宽度并且在第一介电层中具有第二宽度，所述第二宽度大于所述第一宽度；以及
第一互连结构，在所述第一介电层和所述第一背面通孔上方，所述第一互连结构包括通过所述第一背面通孔电耦合到所述第一源极/漏极区的电源轨。
9.根据权利要求8所述的半导体器件，其中，所述第一背面通孔的延伸穿过所述第一介电层的部分包括锥形侧壁，所述锥形侧壁具有在朝向所述第一互连结构的方向上变宽的宽度。
10.一种形成半导体器件的方法，包括：
在第一衬底上形成第一晶体管；
暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背面；
在所述第一外延材料上方外延生长第二外延材料；以及
将所述第二外延材料和所述第一外延材料替换成背面通孔，所述背面通孔电耦合到所述第一晶体管的源极/漏极区。
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