CN113675196B - 半导体器件及其形成方法 - Google Patents

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Abstract

公开了包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。在实施例中，器件包括：第一晶体管结构；在第一晶体管结构的前侧上的前侧互连结构；以及在第一晶体管结构的背侧上的背侧互连结构，该背侧互连结构包括：在第一晶体管结构的背侧上的第一介电层；延伸穿过第一介电层的第一通孔，该第一通孔电耦接到第一晶体管结构的第一源极/漏极区；电耦接到第一通孔的第一导电线；以及与第一导电线相邻的空气间隔件，该第一导电线限定空气间隔件的第一侧边界。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如个人计算机、手机、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上方沉积绝缘层或介电层、导电层和材料的半导体层，并使用光刻来对各个材料层进行图案化以在其上方形成电路组件和元件。
半导体工业通过不断减小最小部件尺寸来不断提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸减小，出现了应解决的附加问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一晶体管结构；前侧互连结构，在所述第一晶体管结构的前侧上；以及背侧互连结构，在所述第一晶体管结构的背侧上，所述背侧互连结构包括：第一介电层，在所述第一晶体管结构的所述背侧上；第一通孔，延伸穿过所述第一介电层，所述第一通孔电耦接到所述第一晶体管结构的第一源极/漏极区；第一导电线，电耦接到所述第一通孔；以及空气间隔件，与所述第一导电线相邻，所述第一导电线限定所述空气间隔件的第一侧边界。
本申请的另一些实施例提供了一种半导体器件，包括：晶体管结构；前侧互连结构，在所述晶体管结构的前侧上；以及背侧互连结构，在所述晶体管结构的背侧上，所述背侧互连结构包括：第一导电线，通过第一背侧通孔电耦接到所述晶体管结构的第一源极/漏极区；第一介电间隔件，与所述第一导电线的侧面接触；以及气隙，与所述第一介电间隔件相邻，其中，所述第一介电间隔件的侧面限定所述气隙的第一边界，并且所述第一导电线的侧面限定所述气隙的第二边界。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在第一衬底上形成第一晶体管；暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背侧；将所述第一外延材料替换成第一背侧通孔，所述第一背侧通孔电耦接到所述第一晶体管的第一源极/漏极区；在所述第一背侧通孔上方形成第一介电层；在所述第一背侧通孔上方的所述第一介电层中形成第一导电线，所述第一导电线电耦接到所述第一背侧通孔；在所述第一介电层上方形成与所述第一导电线相邻的第一间隔件；去除所述第一介电层以形成暴露所述第一导电线的侧壁的第一凹槽；以及密封所述第一凹槽以形成空气间隔件。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为论述清楚，各个部件的尺寸可任意增加或减少。
图1以三维视图示出根据一些实施例的纳米结构场效应晶体管(纳米FET)的实例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B、图35C、图36A、图36B、图36C、图37A、图37B和图37C是一些实施例中的纳米FET制造的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，诸如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图所示的一个元件或部件与另一元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可其他方式进行取向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。
各个实施例提供包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。空气间隔件可形成为与背侧互连结构中的导电线相邻，该导电线被布线用于电源线、电接地线等。导电线、相邻导电线以及沿着导电线的侧壁形成的间隔件可限定空气间隔件的侧边界。空气间隔件可提供导电线之间的改进的隔离，这减少电容耦合并允许使用增加的器件速度。可通过回蚀其中形成有导电线的第一介电层来形成空气间隔件；在第一介电层和导电线上方沉积第二介电层；各向异性蚀刻第二介电层以形成间隔件；去除第一介电层；用附加介电层密封与导电线和间隔件相邻的凹槽。
本文论述的一些实施例是在包括纳米FET的管芯的背景下描述的。然而，代替或结合纳米FET，各个实施例可应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1以三维视图示出根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET在衬底50(例如，半导体衬底)上的鳍66上方包括纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55用作纳米FET的沟道区。纳米结构55可包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区68布置在相邻鳍66之间，该等可在相邻STI区68上方或从其之间突出。尽管STI区68被描述/示出为与衬底50分离，但如本文中所使用，术语“衬底”可指代单独的半导体衬底或半导体衬底与STI区的组合。另外，尽管鳍66的底部被示出为与衬底50连续的单种材料，但鳍66和/或衬底50的底部可包括单种材料或多种材料。在本文中，鳍66是指在相邻STI区68之间延伸的部分。
栅极介电层100在鳍66的顶面上方并且沿着纳米结构55的顶面、侧壁和底面。栅电极102在栅介电层100上方。外延源极/漏极区92布置在栅极介电层100和栅电极102的相对侧上的鳍66上。
图1进一步示出在稍后图中使用的参考截面。截面A-A’沿着栅电极102的纵向轴线并且在例如垂直于纳米FET的外延源极/漏极区92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并且延伸穿过多个纳米FET的外延源极/漏极区92。截面C-C’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵向轴线并且在例如纳米FET的外延源极/漏极区92之间的电流流动的方向上。为了清楚起见，后续附图参考这些参考截面。
本文论述的一些实施例是在使用后栅极工艺形成的纳米FET的背景下论述的。在其他实施例中，可使用先栅极工艺。而且，一些实施例考虑在诸如平面FET或鳍式场效应晶体管(FinFET)等平面器件中使用的方面。
图2至图37C是根据一些实施例的纳米FET的制造中的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A和图37A示出图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B、图36B和图37B示出图1所示的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图20D、图21C、图22C、图23C、图24C、图25C、图26C、图26D、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图35C、图36C和图37C示出图1所示的参考截面C-C’。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可被掺杂(例如，用p型或n型掺杂剂)或非掺杂。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层布置在通常为硅或玻璃衬底的衬底上。也可使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
衬底50具有n型区50N和p型区50P。n型区50N可用于形成诸如NMOS晶体管(例如，n型纳米FET)等n型器件，并且p型区50P可用于形成诸如PMOS晶体管(例如，p型纳米FET)等p型器件。n型区50N可以与p型区50P物理上分离(如分隔器20所示)，并且论述的器件部件(例如，其他有源器件、掺杂区、隔离结构等)可以布置在n型区50N与p型区50P之间尽管示出一个n型区50N和一个p型区50P，但可提供论述的n型区50N和p型区50P。
另外在图2中，多层堆叠件64形成在衬底50上方。多层堆叠件64包括第一半导体层51A至51C(统称为第一半导体层51)与第二半导体层53A至53C(统称为第二半导体层53)的交替层。出于说明目的并且如下文更详细地论述，将去除第一半导体层51并且对第二半导体层53进行图案化以在n型区50N和p型区50P中形成纳米FET的沟道区。然而，在一些实施例中，可去除第一半导体层51并且可对第二半导体层53进行图案化以在n型区50N中形成纳米FET的沟道区，并且可去除第二半导体层53并且可对第一半导体层51进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可去除第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N中形成纳米FET的沟道区，并且可去除第一半导体层51并且可对第二半导体层53进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可去除第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N和p型区50P两者中形成纳米FET的沟道区。
出于说明性目的，多层堆叠件64被示出为包括第一半导体层51和第二半导体层53中的每一个的三个层。在一些实施例中，多层堆叠件64可包括任意数量的第一半导体层51和第二半导体层53。可使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件64的每一层。在各个实施例中，第一半导体层51可由适合于p型纳米FET的第一半导体材料形成，诸如硅锗等，并且第二半导体层53可由适合于n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。出于说明性目的，多层堆叠件64被示出为具有适合于p型纳米FET的最底半导体层。在一些实施例中，可形成多层堆叠件64，使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料与第二半导体材料可以是对彼此具有高蚀刻选择性的材料。如此，可去除第一半导体材料的第一半导体层51而不显著去除第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化以形成纳米FET的沟道区。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区的实施例中，可去除第二半导体材料的第二半导体层53而不显著去除半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化以形成纳米FET的沟道区。
现在参考图3，根据一些实施例，鳍66形成在衬底50中，并且纳米结构55形成在多层堆叠件64中。在一些实施例中，可通过蚀刻多层堆叠件64和衬底50中的沟槽来分别在多层堆叠件64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64来形成纳米结构55可从第一半导体层51进一步限定第一纳米结构52A至52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A至54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可被统称为纳米结构55。
鳍66和纳米结构55可通过任何合适的方法来图案化。例如，可使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来对鳍66和纳米结构55进行图案化。通常，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如间距小于可使用单种直接光刻法另外获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍66进行图案化。
出于说明性目的，图3将n型区50N中的鳍66与p型区50P中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区50N中的鳍66的宽度可大于或小于p型区50P中的鳍66的宽度。另外，尽管每个鳍66和纳米结构55被示出为在整个过程中具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可具有锥形侧壁，使得每个鳍66和/或纳米结构55中的每一个的宽度在朝向衬底50的方向上连续增大。在此类实施例中，纳米结构55可中的每一个具有不同的宽度并且是梯形的。
在图4中，相邻于鳍66形成浅沟槽隔离(STI)区68。STI区68可通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或其组合，并且可通过高密度等离子CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可执行退火工艺。在实施例中，形成绝缘材料，使得过多的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可利用多个层。例如，在一些实施例中，可首先沿着衬底50\鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可在衬垫上方形成诸如上述填充材料等填充材料。
然后将去除工艺应用于绝缘材料以去除纳米结构55上方的过多绝缘材料。在一些实施例中，可利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、其组合等。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55的顶面与绝缘材料的顶面是平齐的。
然后使绝缘材料凹进以形成STI区68。使绝缘材料凹进，使得n型区50N和p型区50P中的鳍66的上部从相邻STI区68之间突出。此外，STI区68的顶面可具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或其组合。STI区68的顶面可通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区68可使用可接受蚀刻工艺来凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可使用利用例如稀氢氟酸(dHF)酸的氧化物去除。
上面关于图2至图4描述的过程仅仅是如何形成鳍66和纳米结构55的一个实例。在一些实施例中，可使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可在衬底50的顶面上方形成介电层，并且可穿过介电层蚀刻沟槽以暴露下面的衬底50。可在沟槽中外延生长外延结构，并且可使介电层凹进，使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可包括上面论述的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可在生长期间被原位掺杂，这可消除先前和/或后续注入，尽管原位和注入掺杂可一起使用。
另外，仅出于说明性目的，第一半导体层51(和所得第一纳米结构52)和第二半导体层53(和所得第二纳米结构54)在本文中被示出并论述为在p型区50P和n型区50N中包括相同的材料。如此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同材料，或者可以不同顺序形成在p型区50P和n型区50N中。
另外在图4中，可在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可使用光刻胶或其他掩模(未单独示出)来实现用于n型区50N和p型区50P的不同注入步骤。例如，可在n型区50N和p型区50P中的鳍66和STI区68上方形成光刻胶。对光刻胶进行图案化以暴露p型区50P。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就在p型区50P中执行n型杂质注入，并且光刻胶可用作掩模以基本防止n型杂质被注入到n型区50N中。n型杂质可以是该区中注入的磷、砷、锑等，其浓度介于约1013原子/cm3到约1014原子/cm3的范围内。注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入p型区50P之后或之前，在p型区50P和n型区50N中的鳍66、纳米结构55和STI区68上方形成光刻胶或其他掩模(未单独示出)。对光刻胶进行图案化以暴露n型区50N。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就可在n型区50N中执行n型杂质注入，并且光刻胶可用作掩模以基本防止p型杂质被注入到p型区50P中。p型杂质可以是该区中注入的硼、氟化硼、铟等，其浓度介于约1013原子/cm3到约1014原子/cm3的范围内。注入之后，可诸如通过可接受的灰化工艺去除光刻胶。
在n型区50N和p型区50P的注入之后，可执行退火以修复注入损伤并激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可在生长期间被原位掺杂，这可消除注入，尽管原位和注入掺杂可一起使用。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、其组合等，并且可根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。伪栅极层72可沉积在伪介电层70上方，然后诸如通过CMP被平坦化。掩模层74可沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属组成的群组。可通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层72。伪栅极层72可由从隔离区的蚀刻起具有高蚀刻选择性的其他材料制成。掩模层74可包括例如氮化硅、氮氧化硅等。在此实例中，在n型区50N和p型区50P上形成单个伪栅极层72和单个掩模层74。应当注意，仅出于说明性目的，伪介电层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，可沉积伪介电层70使得伪介电层70覆盖STI区68，使得伪介电层70在伪栅极层72与STI区68之间延伸。
图6A至图37C示出实施例器件的制造中的各个附加步骤。图6A至图37C示出n型区50N或p型区50P中的部件。在图6A至图6C中，可使用可接受的光刻和蚀刻技术来掩模层74对进行图案化(见图5)以形成掩模78。然后可将掩模78的图案转印到伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区。掩模78的图案可用于将伪栅极76中的每一个与相邻的伪栅极76物理分离。伪栅极76也可具有基本垂直于相应鳍66的长度方向的长度方向。
在图7A至图7C中，在图6A至图6C所示的结构上方形成第一间隔层80和第二间隔层82。随后对第一间隔层80和第二间隔层82进行图案化以用作用于形成自对准的源极/漏极区的间隔件。在图7A至图7C中，第一间隔层80形成在STI区68的顶面上；鳍66、纳米结构55和掩模78的顶面和侧壁上；以及伪栅极76和伪栅极电介质71的侧壁上。第二间隔层82沉积在第一间隔层80上方。第一间隔层80可使用诸如热氧化等技术来由氧化硅、氮化硅、氮氧化硅等形成，或可通过CVD、ALD等沉积。第二间隔层82可由具有与第一间隔层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可通过CVD、ALD等沉积。
在形成第一间隔层80之后并且在形成第二间隔层82之前，可执行用于轻掺杂的源极/漏极(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上文在图4中论述的注入，可在n型区50N上方形成诸如光刻胶等掩模，同时暴露p型区50P，并且可在p型区50P中将适当类型(例如，p型)的杂质注入到暴露的鳍66和纳米结构55中。然后可去除掩模。随后，可在暴露n型区50N的同时在p型区50P上方形成诸如光刻胶等掩模，并且可在n型区50N中将适当类型(例如，n型)的杂质注入到暴露的鳍66和纳米结构55中。然后可去除掩模。n型杂质可以是先前论述的任何n型杂质，并且p型杂质可以是先前论述的任何p型杂质。轻掺杂的源极/漏极区可具有介于约1x1015原子/cm3到约1x1019原子/cm3的范围内的杂质浓度。退火可用于修复注入损伤并激活注入的杂质。
在图8A至图8C中，蚀刻第一间隔层80和第二间隔层82以形成第一间隔层81和第二间隔层83。如将在下文更详细地论述，第一间隔层81和第二间隔层83用于自对准后续形成的源极漏极区，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。可使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等合适的蚀刻工艺来蚀刻第一间隔层80和第二间隔层82。在一些实施例中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层80在对第二间隔层82进行图案化时可用作蚀刻停止层，并且第二间隔层82在对第一间隔层80进行图案化时可用作掩模。例如，可使用各向异性蚀刻工艺来蚀刻第二间隔层82，其中，第一间隔层80用作蚀刻停止层，其中，第二间隔层82的剩余部分形成第二间隔层83，如图8B所示。此后，第二间隔层83在蚀刻第一间隔件层80的暴露部分的同时用作掩模，从而形成如图8B和图8C所示的第一间隔层81。
如图8B所示，第一间隔层81和第二间隔层83布置在鳍66和/或纳米结构55的侧壁上。如图8C所示，在一些实施例中，可从相邻于掩模78、伪栅极76和伪栅极电介质71的第一间隔层80上方去除第二间隔层82，并且将第一间隔层81布置在掩模78、伪栅极76和伪栅极电介质60的侧壁上。在其他实施例中，第二间隔层82的一部分可以与掩模78、伪栅极76和伪栅极电介质71相邻地保留在第一间隔层80上方。
注意，以上公开总体上描述了形成间隔件和LDD区的工艺。可使用其他过程和顺序。例如，可使用更少或附加的间隔件，可使用不同的步骤顺序(例如，可在沉积第二间隔层82之前对第一间隔层81进行图案化)，可形成和去除附加的间隔件等。此外，可使用不同的结构和步骤而形成n型和p型器件。
在图9A至图9C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86和第二凹槽87。随后将在第一凹槽86中形成外延源极/漏极区，并且随后将在第二凹槽87中形成第一外延材料和外延源极/漏极区。第一凹槽86和第二凹槽87可延伸穿过第一纳米结构52和第二纳米结构54，并且延伸到衬底50中。在一些实施例中，STI区68的顶面可以与第一凹槽86的底面平齐。在一些实施例中，可蚀刻鳍66，使得第一凹槽86的底面布置在STI区68等的顶面下方。第二凹槽87的底面可布置在第一凹槽86的底面和STI区68的顶面的下方。可通过使用诸如RIE、NBE等各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第一凹槽86和第二凹槽87。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔层81、第二间隔层83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。在第一凹槽86和第二凹槽87达到期望的深度之后，可使用定时蚀刻工艺来停止蚀刻。可通过与蚀刻第一凹槽86相同的工艺以及在蚀刻第一凹槽86之前或之后的附加蚀刻工艺来蚀刻第二凹槽87。在一些实施例中，在执行用于第二凹槽87的附加蚀刻工艺的同时，可掩蔽对应于第一凹槽86的区。
在图10A至图10C中，蚀刻由第一凹槽86和第二凹槽87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的层的侧壁的一部分，以形成侧壁凹槽88。尽管在图10C中将相邻侧壁凹槽88的第一纳米结构52的侧壁示出为直的，但侧壁可以是凹的或凸的。可使用诸如湿蚀刻等各向同性蚀刻工艺来蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等干蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11D中，第一内间隔件90形成在侧壁凹槽88中。可通过在图10A至图10C所示的结构上方沉积内间隔层(未单独示出)来形成第一内间隔件90。第一内间隔件90用作后续形成的源极/漏极区与栅极结构之间的隔离部件。如将在下文更详细地论述，将在第一凹槽86和第二凹槽87中形成源极/漏极区和外延材料，而第一纳米结构52将被替换成对应栅极结构。
可通过诸如CVD、ALD等共形沉积工艺来沉积内间隔层。内间隔层可包括诸如氮化硅或氮氧化硅等材料，但可利用任何合适的材料，诸如k值小于约3.5的低介电常数(low-k)材料。然后可各向异性地蚀刻内间隔层以形成第一内间隔件90。尽管第一内间隔件90的外侧壁被示出为与第二纳米结构54的侧壁平齐，但第一内间隔件90的外侧壁可延伸超出第二纳米结构54的侧壁或从该侧壁凹进。
而且，尽管在图11C中第一内间隔件90的外侧壁是直的，但第一内间隔件90的外侧壁可以是凹的或凸的。作为实例，图11D示出以下实施例，在该实施例中第一纳米结构52的侧壁是凹进的，第一内间隔件90的外侧壁是凹进的，并且第一内间隔件90从第二纳米结构54的侧壁凹进。可通过诸如RIE、NBE等各向异性蚀刻工艺来蚀刻内间隔层。第一内间隔件90可用于防止后续蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区(例如，下文关于图12A至图12E论述的外延源极/漏极区92)的损伤。
在图12A至图12E中，在第二凹槽87中形成第一外延材料91，并且在第一凹槽86和第二凹槽87中形成外延源极/漏极区92。在一些实施例中，第一外延材料91可以是牺牲材料，该牺牲材料随后被去除以形成背侧通孔(诸如下文参考图26A至图26D论述的背侧通孔130)。可生长第一外延材料91，使得第一外延材料91的顶面与第一凹槽86的底面平齐(见图11A至图11D)。然而，在一些实施例中，第一外延材料91的顶面可布置在第一凹槽86的底面上方或下方。可使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来在第二凹槽87中外延生长第一外延材料91。第一外延材料91可包括任何可接受的材料，诸如硅锗等。第一外延材料91可由对外延源极/漏极区92、衬底50和介电层(例如，诸如下文关于图24A至图24C论述的STI区68和第二介电层125)具有高蚀刻选择性的材料形成。如此，可去除第一外延材料91并将其替换成背侧通孔，而不显著去除外延源极/漏极区92和介电层。
然后，在第一凹槽86中并且在第二凹槽87中的第一外延材料91上方形成外延源极/漏极区92。在一些实施例中，外延源极/漏极区92可在第二纳米结构54上施加应力，从而提高性能。如图12C所示，在第一凹槽86和第二凹槽87中形成外延源极/漏极区92，使得每个伪栅极76布置在外延源极/漏极区92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区92与伪栅极76分离，并且第一内部间隔件90用于将外延源极/漏极区92与纳米结构55分离适当的横向距离，以使得外延源极/漏极区92不会与所得纳米FET的后续形成的栅极短路。
n型区50N(例如，NMOS区)中的外延源极/漏极区92可通过掩蔽p型区50P(例如，PMOS区)来形成。然后，在n型区50N中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区92。外延源极/漏极区92可包括适合于n型纳米FET的任何可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区92可包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅等。外延源极/漏极区92可具有从纳米结构55的相应上表面凸起的表面，并且可具有小平面。
p型区50P(例如，PMOS区)中的外延源极/漏极区92可通过掩蔽n型区50N(例如，NMOS区)来形成。然后，在p型区50P中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区92。外延源极/漏极区92可包括适合于p型纳米FET的任何可接受材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区92可包括在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、锗、锗锡等。外延源极/漏极区92还可具有从多层堆叠64的相应表面凸起的表面，并且可具有小平面。
类似于先前论述的用于形成轻掺杂的源极/漏极区的工艺，可向外延源极/漏极区92、第一纳米结构52、第二纳米结构54和/或衬底50注入掺杂剂以形成源极/漏极区，然后进行退火。源极/漏极区可具有介于约1x1019原子/cm3与约1x1021原子/cm3之间的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是先前论述的任何杂质。在一些实施例中，可在生长期间原位掺杂外延源极/漏极区92。
由于用于在n型区50N和p型区50P中形成外延源极/漏极区92的外延工艺，外延源极/漏极区92的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区92保持分离，如图12B所示。在一些实施例中，小平面使得同一纳米FET的相邻外延源极/漏极区92合并，如图12D所示。在图12B和图12D所示的实施例中，第一间隔层81可形成在STI区68的顶面上，从而阻止外延生长。在一些其他实施例中，第一间隔层81可覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其他实施例中，可调整用于形成第一间隔层81的间隔件蚀刻，以去除间隔材料来允许外延生长的区延伸到STI区68的表面。
外延源极/漏极区92可包括一个或多个半导体材料层。例如，外延源极/漏极区92可包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。对于外延源极/漏极区92可使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可由不同的半导体材料形成并且可被掺杂成不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可具有小于第二半导体材料层92B且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施例中，可沉积第一半导体材料层92A，可在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可在第二半导体材料层92B上方沉积第三半导体材料层92C。
图12E示出以下实施例，在该实施例中第一纳米结构52的侧壁是凹的，第一内间隔件90的外侧壁是凹的，并且第一内间隔件90从第二纳米结构54的侧壁凹进。如图12E所示，外延源极/漏极区92可形成为与第一内间隔件90接触并且可延伸经过第二纳米结构54的侧壁。
在图13A至图13C中，第一层间电介质(ILD)96沉积在图12A至图12C所示的结构上方。第一ILD 96可由介电材料形成，并且可通过诸如CVD、等离子增强CVD(PECVD)或FCVD等任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)等。可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94布置在第一ILD 96与外延源极/漏极区92、掩模78与第一间隔层81之间。CESL 94可包括蚀刻速率与上面的第一ILD 96的材料的蚀刻速率不同的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可执行诸如CMP的平坦化工艺以使第一ILD 96的顶面与伪栅极76或掩模78的顶面平齐。平坦化工艺还可去除伪栅极76上的掩模78，以及第一间隔层81的沿着掩模78的侧壁的一部分。在平坦化工艺之后，伪栅极76、第一间隔层81和第一ILD 96的顶面在工艺变化内平齐。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，可保留掩模78，在这种情况下平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔层81的顶面平齐。
在图15A至图15C中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，从而形成第三凹槽98。第三凹槽98中的伪栅极电介质60的部分也被去除。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质60。例如，蚀刻工艺可包括使用反应气体的干蚀刻工艺，该反应气体以比第一ILD 96或第一间隔层81更快的速率选择性地蚀刻伪栅极76。第三凹槽98中的每一个暴露和/或覆盖纳米结构55的部分，该等部分在随后完成的纳米FET中用作沟道区。纳米结构55的用作沟道区的部分布置在外延源极/漏极区92的相邻对之间。在去除期间，当蚀刻伪栅极76时，伪栅极电介质60可用作蚀刻停止层。然后可在去除伪栅极76之后去除伪栅极电介质60。
在图16A至图16C中，去除第一纳米结构52以延伸第三凹槽98。可通过使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿蚀刻等各向同性蚀刻工艺来去除第一纳米结构52，而第二纳米结构54、衬底50、STI区68与第一纳米结构52相比保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A至54C包括例如Si或SiC的实施例中，可使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)来去除第一纳米结构52。
在图17A至图17C中，形成栅介电层100和栅电极102以用于替换栅极。栅极介电层100共形地沉积在第三凹槽98中。栅极介电层100可形成在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上。栅极介电层100也可沉积在第一ILD 96、CESL 94、第一间隔层81和STI区68的顶面上以及第一间隔层81和第一内间隔件90的侧壁上。
根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可包括氧化硅层和在氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可具有大于约7.0的k值，并且可包括铪、铝、锆、镧、锰、钡、钛、铅和其组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区50N与p型区50P中可相同或不同。栅极介电层100的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。
栅电极102分别沉积在栅介电层100上方，并填充第三凹槽98的剩余部分。栅电极102可包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17A和至图17C中示出单层栅电极102，但栅电极102可包括任意数量的衬垫层、论述的功函数调控层和填充材料。构成栅电极102的层的任何组合可在相邻的第二纳米结构54之间以及第二纳米结构54A与衬底50之间的n型区50N中，并且可沉积在相邻的第一纳米结构52之间的p型区50P中。
可同时发生在n型区50N和p型区50P中的栅介电层100的形成，使得每个区中的栅介电层100由相同材料形成，并且栅电极102的形成可同时发生，使得每个区中的栅电极102由相同材料形成。在一些实施例中，每个区中的栅极介电层100可通过不同的工艺形成，使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区中的栅电极102可通过不同的工艺形成，使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同工艺时，可使用各种掩模步骤来掩蔽并暴露适当的区。
在填充第三凹槽98之后，可执行诸如CMP等平坦化工艺以去除栅极介电层100的过多部分和栅电极102的材料，该等过多部分在第一ILD 96的顶面上方。栅电极102和栅介电层100的材料的剩余部分因此形成所得纳米FET的替换栅极结构。栅电极102和栅介电层100可被统称为“栅极结构”。
在图18A至图18C中，栅极结构(包括栅极介电层100和对应上面的栅电极102)凹进，以使得凹槽直接形成在栅极结构上方和第一间隔层81的相对部分之间。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模104填充在凹槽中，然后进行平坦化工艺以去除介电材料的在第一ILD 96上方延伸的过多部分。后续形成的栅极接触件(诸如下文将参考图20A至图20C论述的栅极接触件114)穿透栅极掩膜104接触凹进的栅电极102的顶面。
如图18A至图18C进一步所示，第二ILD 106沉积在第一ILD 96上方和栅极掩模104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等介电材料形成，并且可通过诸如CVD、PECVD等任何适当方法来沉积。
在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成第四凹槽108，该第四凹槽暴露外延源极/漏极区92和/或栅极结构。可通过使用各向异性蚀刻工艺(诸如RIE、NBE等)进行蚀刻来形成第四凹槽108。在一些实施例中，可使用第一蚀刻工艺来穿过第二ILD 106和第一ILD 96蚀刻第四凹槽108；然而，可使用第二蚀刻工艺来穿过栅掩模104蚀刻该第四凹槽；并且然后可使用第三蚀刻工艺来穿过CESL 94蚀刻该第四凹槽。可在第二ILD 106上方形成诸如光刻胶等掩模并将该掩模图案化，以掩蔽从第一蚀刻工艺和第二蚀刻工艺第二ILD 106的部分。在一些实施例中，蚀刻工艺可能过蚀刻，并因此，第四凹槽108延伸到外延源极/漏极区92和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/漏极区92和/或栅极结构平齐(例如，与衬底50处于同一水平或距其具有相同的距离)或其更低(例如，更靠近衬底50)。尽管图19C示出第四凹槽108以同一截面暴露外延源极/漏极区92和栅极结构，但在各个实施例中，外延源极/漏极区92和栅极结构可以不同的截面暴露，从而降低使后续形成的接触件短路的风险。
在形成第四凹槽108之后，在外延源极/漏极区92上方形成第一硅化物区110。在一些实施例中，通过首先沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗)反应的金属(未单独示出)以在外延源极/漏极区92的暴露部分上方形成硅化物或锗化物区110(诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)，然后执行热退火工艺以形成第一硅化物区110。然后例如通过蚀刻工艺去除沉积的金属的未反应部分。尽管将第一硅化物区110称为硅化物区，但第一硅化物区110也可以是锗化物区或硅锗化物区(例如，包括硅化物和锗化物的区)。在实施例中，第一硅化物区110包括TiSi并且具有范围介于约2nm和约10nm的厚度。
在图20A至图20C中，源极/漏极接触件112和栅极接触件114(也称为接触塞)形成在第四凹槽108中。源极/漏极接触件112和栅极接触件114可各自包括一个层或多个层，诸如势垒层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114各自包括势垒层和导电材料，并且各自都电耦接到下面的导电部件(例如，栅电极102和/或第一电极硅化物区110)。栅极接触件114电耦接到栅电极102，并且源极/漏极接触件112电耦接到第一硅化物区110。势垒层可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如CMP等平坦化工艺以从第二ILD 106的表面去除过多的材料。外延源极/漏极区92、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可被统称为晶体管结构109。可在晶体管结构109的前侧上方形成第一互连结构(诸如下文关于图21A至图21C论述的前侧互连结构120)，并且可在晶体管结构109的背侧上方形成第二互连结构(诸如下文关于图36A至图36C论述的背侧互连结构164)。尽管将晶体管结构109描述为包括纳米FET，但是其他实施例可包括包括不同类型的晶体管的晶体管结构109(例如，平面FET、FinFET、薄膜晶体管(TFT)等)。
尽管图20A至图20C示出延伸到外延源极/漏极区92中的每一个的源极/漏极接触件112，但可从外延源极/漏极区92中的某些外延源极/漏极区省略源极/漏极接触件112。例如，如下文更详细地解释，可随后通过一个或多个外延源极/漏极区92的背侧附着导电部件(例如，背侧通孔或电源轨)。对于这些特定外延源极/漏极区92，源极/漏极接触件112可被省略或者可以不电连接到任何上面的导电线(诸如下文参考图21A至图21C论述的第一导电部件122)。
图20D示出根据一些实施例的沿着器件的图1的截面C-C’的截面图。图20D的实施例可类似于上文关于图20A至图20C描述的实施例，其中相同的参考数字指示使用相同的工艺形成的相同元件。然而，在图20D中，源极/漏极接触件112可具有复合结构，并且各自可包括第一ILD 96中的第一接触件112A和第二ILD 106中的第二接触件112B。在一些实施例中，可在沉积第二ILD 106之前在第一ILD 96中形成第一接触件112A。第一接触件112A可从第一ILD 96的顶面凹进。在第一接触件112A凹进之后，可沉积绝缘掩模117以覆盖第一接触件112A。第一接触件112A可包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、其组合等，并且可具有范围介于约1nm到约50nm的厚度(例如，在相对的侧壁之间测量)。绝缘掩模117可包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)或其组合等。在一些实施例中，绝缘掩模117的材料可以与栅极掩模104的材料不同，使得可相对于彼此选择性地蚀刻绝缘掩模117和栅极掩模104。以这种方式，第二接触件112B与栅极接触件114可彼此独立地形成。
随后，第二ILD 106沉积在绝缘掩模117和第一接触件112A上方，如上所述。在沉积第二ILD 106之后，可形成第二接触件112B，其延伸穿过第二ILD 106和绝缘掩模117并且电耦接到第一接触件112A。第二接触件112B可进一步部分地延伸到第一接触件112A中并且被嵌入在第一接触件112A中。第二接触件112B可包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、其组合等，并且可具有范围介于约1nm到约50nm的厚度(例如，在相对的侧壁之间测量)。第二接触件112B的厚度可以与第一接触件112A的厚度相同或不同，并且第二接触件112B的材料可以与第一接触件112A的材料相同或不同。因此，可形成包括第一接触件112A和第二接触件112B的复合源极/漏极接触件112。为了便于说明，关于图20A至图20C的实施例描述了以下处理步骤。然而，应当理解，它们同样适用于图20D的实施例。在一些实施例中，源极/漏极接触件112的其他配置也是可能的。
图21A至图37C示出在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构可各自包括电连接到形成在衬底50上的纳米FET的导电部件。在图21A至图37C中，以“A”结尾的图示出沿着图1A的线A-A’的截面图，以“B”结尾的图示出沿着图1A的线B-B’的截面图，并且以“C”结尾的图示出沿着图1A的线C-C’的截面图。图21A至图37C中描述的处理步骤可应用于n型区50N和p型区50P。如上所述，可将背侧导电部件(例如，背侧通孔或电源轨)连接到一个或多个外延源极/漏极区92。如此，可从外延源极/漏极区92可选地省略源极/漏极接触112。
在图21A至图21C中，前侧互连结构120形成在第二ILD 106上。前侧互连结构120可被称为前侧互连结构，因为其形成在晶体管结构109的前侧(例如，晶体管结构的与衬底50相对的上面形成晶体管结构109的一侧)上。
前侧互连结构120可包括形成在一个或多个堆叠的第一介电层124中的一层或多层的第一导电部件122。堆叠的第一介电层124中的每一个可包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第一介电层124。
第一导电部件122可包括导电线和互连导电线层的导电通孔。导电通孔可延伸穿过第一介电层124中的相应第一介电层，以在导电线的层之间提供竖直连接。可通过任何可接受的工艺(诸如镶嵌工艺、双镶嵌工艺等)来形成第一导电部件122。
在一些实施例中，可使用镶嵌工艺来形成第一导电部件122，其中利用光刻与蚀刻技术的组合来对相应第一介电层124进行图案化以形成对应于第一导电部件122的期望图案的沟槽。可沉积可选的扩散势垒层和/或可选的粘附层，然后可用导电材料填充沟槽。用于势垒层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，并且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，可通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成第一导电部件122。化学机械平坦化(CMP)工艺等可用于从相应第一介电层124的表面去除过多导电材料，并且平坦化第一介电层124和第一导电部件122的表面以用于后续处理。
图21A至图21C示出前侧互连结构120中的五层第一导电部件122和第一介电层124。然而，应当理解，前侧互连结构120可包括布置在任意数量的第一介电层124中的任意数量的第一导电部件122。前侧互连结构120可电连接到栅极接触114和源极/漏极接触112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可包括逻辑电路、存储器电路、图像传感器电路等。
在图22A至图22C中，载体衬底180通过第一接合层182A和第二接合层182B(统称为接合层182)接合到前侧互连结构120的顶面。载体衬底180可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底180可在后续处理步骤期间以及在完成的器件中提供结构支撑。
在各个实施例中，可使用诸如电介质至电介质接合等适当技术来将载体衬底180接合到前侧互连结构120。电介质至电介质接合可包括在前侧互连结构120上沉积第一接合层182A。在一些实施例中，第一接合层182A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子(HDP)氧化物等)。第二接合层182B可类似地是在使用例如CVD、ALD、PVD、热氧化等进行接合之前在载体衬底180的表面上形成的氧化物层。其他合适的材料可用于第一接合层182A和第二接合层182B。
电介质至电介质接合工艺可还包括对第一接合层182A和第二接合层182B中的一个或多个应用表面处理。表面处理可包括等离子处理。等离子处理可在真空环境中执行。在等离子处理之后，表面处理可还包括可施加到一个或多个接合层182的清洁工艺(例如，用去离子水等冲洗)。然后，将载体衬底180与前侧互连结构120对准，并且将两者彼此压在一起以启动载体衬底180到前侧互连结构120的预接合。可在室温(例如，约21℃与约25℃之间)下执行预接合。在预接合之后，可通过例如将前侧互连结构120和载体衬底180加热到约170℃的温度来应用退火工艺。
另外在图22A至图22C中，在将载体衬底180接合到前侧互连结构120之后，可翻转器件，使得晶体管结构109的背侧面朝上。晶体管结构109的背侧可以指与晶体管结构109的前侧相对的一侧。
在图23A至图23C中，可将减薄工艺应用于衬底50的背侧。减薄工艺可包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、其组合等。减薄工艺可暴露第一外延材料91的与前侧互连结构120相对的表面。此外，在减薄工艺之后，衬底50的一部分可保留在栅极结构(例如，栅电极102和栅介电层100)和纳米结构55上方。如图23A至图23C所示，在减薄工艺之后，衬底50的背侧、第一外延材料91的背侧、STI区68的背侧与鳍66的背侧可彼此平齐。
在图24A至图24C中，去除鳍66和衬底50的剩余部分，并将该等部分替换成第二介电层125。可使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等合适的蚀刻工艺来蚀刻鳍66和衬底50。蚀刻工艺可以是对鳍66和衬底50的材料有选择性(例如，以比STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的材料更快的速率蚀刻鳍66和衬底50的材料)的工艺。在蚀刻鳍66和衬底50之后，可暴露STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的表面。
然后将第二介电层125沉积在晶体管结构109的背侧上的凹槽中，该凹槽通过去除鳍66和衬底50来形成。第二介电层125可沉积在STI区68、栅极介电层100和外延源极/漏极区92上方。第二介电层125可物理接触STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的表面。第二介电层125可基本上类似于上文关于图18A至图18C描述的第二ILD106。例如，第二介电层125可由类似材料形成，并且将类似工艺用作第二ILD 106来形成。如图24A至图24C所示，可使用CMP工艺等来去除第二介电层125的材料，使得第二介电层125的顶面与STI区68和第一外延材料91的顶面平齐。
在图25A至图25C中，去除第一外延材料91以形成第五凹槽128，并且在第五凹槽128中形成第二硅化物区129。可通过适当的蚀刻工艺去除第一外延材料91，该蚀刻工艺可以是各向同性蚀刻工艺，诸如湿蚀刻工艺。蚀刻工艺可对第一外延材料91的材料具有高蚀刻选择性。如此，可去除第一外延材料91，而不显著去除第二介电层125、STI区68或外延源极/漏极区92的材料。第五凹槽128可暴露STI区68的侧壁、外延源极/漏极区92的背侧和第二介电层125的侧壁。
然后可在外延源极/漏极区92的背侧上的第五凹槽128中形成第二硅化物区129。第二硅化物区129可类似于上文关于图19A至图19C描述的第一硅化物区110。例如，第二硅化物区129可由类似材料形成，并且将类似工艺用作第一硅化物区110来形成。
在图26A至图26C中，在第五凹槽128中形成背侧通孔130。背侧通孔130可延伸穿过第二介电层125和STI区68，并且可通过第二硅化物区129电耦接到外延源极/漏极区92。背侧通孔130可类似于上文关于图20A至图20C所描述的源极/漏极接触件112。例如，背侧通孔130可由类似材料形成，并且将类似工艺用作源极/漏极接触件112来形成。背侧通孔130可包括钴(Co)、钨(W)、钌(Ru)、铝(Al)、钼(Mo)、钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、硅化钴(CoSi)、硅化镍(NiSi)、铜(Cu)、氮化钽(TaN)、镍(Ni)、氮化钛硅(TiSiN)、其组合等。
图26D示出根据一些实施例的沿着器件的图1的截面C-C’的截面图。图26D的实施例可类似于上文关于图26A至图26C描述的实施例，其中相同的参考数字指示使用相同的工艺形成的相同元件。然而，在图26D中，背侧通孔130电耦接到的外延源极/漏极区92X的高度小于背侧通孔130不电耦接到的外延源极/漏极区92Y的高度。在一些实施例中，外延源极/漏极区92X可在第五凹槽128的形成期间被回蚀，如上文关于图25A至图25C所论述。如此，背侧通孔130电耦接到的外延源极/漏极区92X的高度可小于背侧通孔130不电耦接到的外延源极/漏极区92Y的高度。然后可如上所述在外延源极/漏极区92A上方形成第二硅化物区129和背侧通孔130。
在图27A至图27C中，在第二介电层125、STI区68和背侧通孔130上方形成第三介电层132，并且在第三介电层132上方形成光刻胶134并对其进行图案化。第三介电层132可包括介电材料或绝缘材料，诸如氮化硅(SiN)、碳氧化硅(SiOC)、氧化铝(AlOx)、其组合或多层等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第三介电层132。第三介电层132可具有从约10nm到约25nm的厚度。可使用适当的工艺(诸如旋涂工艺)来沉积光刻胶134，并使用适当的光刻技术来对该光刻胶进行图案化。可对光刻胶134进行图案化以形成第六凹槽136，该第六凹槽暴露第三介电层132的顶面的一部分。
在图28A至图28C中，使用诸如湿或干蚀刻、RIE、NBE等或其组合等可接受蚀刻工艺来将光刻胶134的图案转印到第三介电层132。蚀刻可以是各向异性的。因此，将第六凹槽136转移到第三介电层132。另外在图28A至图28C中，可通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等可接受的工艺来去除光刻胶134。
在图29A至图29C中，在第六凹槽136中和第三介电层132上方沉积导电层140和填充材料142以形成导电线143。导电层140可以是晶种层、粘附层、阻挡扩散层、其组合或多层等。导电层140可以是可选的，并且在一些实施例中可被省略。导电层140可包括材料，诸如钴(Co)、钨(W)、钌(Ru)、铝(Al)、钼(Mo)、钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、硅化钴(CoSi)、硅化镍(NiSi)、铜(Cu)、氮化钽(TaN)、镍(Ni)、氮化钛硅(TiSiN)、其组合等。导电层140可以具有从约0.5nm到约10nm的厚度。可使用例如CVD、ALD、PVD等来形成导电层140。填充材料142可包括材料，诸如钴(Co)、钨(W)、钌(Ru)、铝(Al)、钼(Mo)、钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、硅化钴(CoSi)、硅化镍(NiSi)、铜(Cu)、氮化钽(TaN)、镍(Ni)、氮化钛硅(TiSiN)、其组合等。填充材料142可具有从约0.5nm到约10nm的厚度。可使用例如CVD、ALD、PVD等来形成填充材料142。可执行平坦化工艺(例如，CMP、研磨、回蚀等)以去除导电层140和填充材料142的过多部分，诸如导电层140和填充材料142的形成在第三介电层132上方部分。如此，导电层140和填充材料142的顶面可以与第三介电层132的顶面平齐。
在一些实施例中，导电线143是电源轨，该等电源轨是将外延源极/漏极区92电连接到参考电压、电源电压等的导电线。通过将电源轨放置在所得半导体管芯的背侧而不是半导体管芯的前侧上，可实现优点。例如，可增加纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可容纳更宽的电源轨，从而减小电阻并提高向纳米FET的电力递送的效率。例如，导电线143的宽度可以是前侧互连结构120的第一级导电线(例如，导电部件122)的宽度的至少两倍。此外，如将在下文更详细地论述，空气间隔件可在与导电线143中的相邻导电线之间形成在与导电线143相同的层中。空气间隔件可使导电线143彼此隔离，从而减少耦合电容。此外，改进的隔离允许使用更高的器件速度，从而提高器件性能。
在图30A至图30C中，对第三介电层132执行回蚀工艺。回蚀工艺可对第三介电层132的材料具有高蚀刻选择性，使得蚀刻第三介电层132而不显著去除导电线143的情况。回蚀工艺可以是各向异性干蚀刻工艺。在一些实施例中，回蚀工艺可包括诸如C4F6等蚀刻剂，该蚀刻剂可以与氢(H2)、氧(O2)、其组合等混合。可以在约5sccm到约200sccm的流速下提供蚀刻剂。可在约1mTorr到约100mTorr的压力下在腔室中执行回蚀工艺，持续约5秒到约60秒，偏置电压为约200V到约1,000V并且等离子功率为约50W到约250W。在一些实施例中，第三介电层132的部分可在回蚀工艺之后保留。例如，在回蚀工艺之后，第三介电层132可具有范围介于约0.5nm到约5nm的厚度T1。在一些实施例中，回蚀工艺可完全去除第三介电层132，并且可暴露STI区68和第二介电层125的表面。
在图31A至图31C中，在图30A至图30C的结构上方形成第四介电层144。第四介电层144可沉积在第三介电层132的背侧上方、导电层140的侧壁和背侧上方以及填充材料142的背侧上方。第四介电层144可包括介电材料，诸如碳化硅(SiC)、氧化镧(LaO)、氧化铝(AlO)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氮化硅(SiN)、硅(Si)、氧化锌(ZnO)、氮化锆(ZrN)、氧化铝锆(ZrAlO)、氧化钛(TiO)、氧化钽(TaO)、氧化钇(YO)、碳氮化钽(TaCN)、硅化锆(ZrSi)、碳氮氧化硅(SiOCN)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、硅化铪(HfSi)、氧化镧(LaO)、氧化硅(SiO)、其组合或多层等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第四介电层144。第四介电层144可具有范围介于约0.5nm到约6nm的厚度。
在图32A至图32C中，蚀刻第四介电层144以形成第三间隔件146。可使用诸如各向异性蚀刻工艺(例如，干蚀刻工艺)等合适的蚀刻工艺来蚀刻第四介电层144。蚀刻工艺可对第四介电层144的材料具有高蚀刻选择性，使得蚀刻第四介电层144而不显著去除导电线143的材料的情况下。另外，蚀刻工艺可以是定时蚀刻工艺，并且可被执行直到暴露第三介电层132的材料为止。如图32B和图32C所示，第三间隔件146布置在导电线143的侧壁上。在一些实施例中，蚀刻工艺可包括诸如C4F6等蚀刻剂，该蚀刻剂可以与氢(H2)、氧(O2)、其组合等混合。可以在约5sccm到约200sccm的流速下提供蚀刻剂。可在约1mTorr到约100mTorr的压力下在腔室中执行回蚀工艺，持续约5秒到约60秒，偏置电压为约200V到约1,000V并且等离子功率为约50W到约250W。在蚀刻工艺之后，第三间隔件146可以具有范围介于约0.5nm到约6nm的厚度。
在图33A至图33C中，去除第三介电层132以形成与导电线143和第三间隔件146相邻的第七凹槽148。可以通过诸如各向同性蚀刻工艺等适当蚀刻工艺来去除第三介电层132。蚀刻工艺可以对第三介电层132的材料具有高的蚀刻选择性，使得蚀刻第三介电层132而不显著去除导电线143、第三间隔件146、STI区68或第二介电层125的材料。在一些实施例中，蚀刻工艺可以是干各向同性蚀刻工艺。在一些实施例中，蚀刻工艺可以包括蚀刻剂，诸如三氟化氮(NF3)，该蚀刻剂可以与氢(H2)、溴化氢(HBr)、其组合等混合。可以在约5sccm到约200sccm的流速下提供蚀刻剂。可在约1mTorr到约100mTorr的压力下在腔室中执行蚀刻工艺，持续约5秒到约180秒，等离子功率为约50W到约250W。
根据一些实施例，图33B以平行于栅电极102的纵向轴线的截面图示出了第七凹槽148的示例尺寸。在蚀刻工艺之后，第七凹槽148可以在相邻导电线143上的第三间隔件146之间具有范围介于约0.5nm到约6nm的宽度W1。导电线143可以具有与第七凹槽148相邻的高度H1，其范围介于约1nm到约20nm，第三间隔件的背侧与导电线143的背侧平齐。第七凹槽148的高宽比(例如，高度H1与宽度W1的比率)可以范围介于约1到约3。形成具有预定尺寸的第七凹槽148允许密封第七凹槽148以形成空气间隔件。此外，形成具有规定尺寸的第七凹槽148可以允许第七凹槽148在垂直于栅电极102的纵向轴线的截面图中(即，在图33C所示的截面中)具有与导电线143和第三间隔件146相邻的大于宽度W1的长度，诸如范围介于约5nm到约15nm的长度。在包括导电线143的层中以及在相邻导电线143之间形成空气间隔件改进导电线143的隔离，这减少耦合电容并允许增加的器件速度。
在图34A至图34C中，第五介电层154形成在导电线143和第三间隔件146上方并且延伸到第七凹槽148的上部中。第五介电层154可以密封第七凹槽148，从而与第三间隔件146和导电线143相邻地形成空气间隔件156(也称为气隙)。在一些实施例中，第五介电层154可以被称为密封材料。第五介电层154可包括介电材料，诸如碳化硅(SiC)、氧化镧(LaO)、氧化铝(AlO)、氮氧化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氮化硅(SiN)、硅(Si)、氧化锌(ZnO)、氮化锆(ZrN)、氧化铝锆(ZrAlO)、氧化钛(TiO)、氧化钽(TaO)、氧化钇(YO)、碳氮化钽(TaCN)、硅化锆(ZrSi)、碳氮氧化硅(SiOCN)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、硅化铪(HfSi)、氧化镧(LaO)、氧化硅(SiO)、其组合或多层等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第五介电层154。第五介电层154可以在导电线143和第三间隔件146上方具有范围介于约5nm到约10nm的厚度T2。在第三间隔件146和导电线143的顶面下方的空气间隔件156上方延伸的第五介电层的一部分可以具有范围介于约0.5nm到约5nm的厚度T3。
如图34B和图34C所示，第五介电层154可以部分地延伸到第七凹槽148(见图33B和图33C)中以形成空气间隔件156。即使在随后平坦化第五介电层154(见图35A至图35C)之后，形成部分地延伸到第七凹槽148中的第五介电层154也提供第五介电层154的材料以密封空气间隔件156。将第七凹槽152形成有上述尺寸允许第五介电层154部分地延伸到第七凹槽148中，而不填充第七凹槽148。以低于规定范围的高宽比形成第七凹槽148可能不允许第五介电层154的足够材料延伸到第七凹槽148中，使得在后续平坦化工艺之后，空气间隔件156不会被第五介电层154密封。另一方面，形成具有大于规定范围的高宽比的第七凹槽148可以允许第五介电层154的材料填充第七凹槽148而不形成空气间隔件156。在一些实施例中，可以基于用于第五介电层154的材料而选择第七凹槽148的高宽比。
空气间隔件156可以包括气体，诸如在第五介电层154的沉积期间使用的气体或可以扩散到空气间隔件156中的任何其他气体。空气间隔件156可具有低介电常数(例如，k值)，诸如接近1的介电常数。空气间隔件156可以布置在与导电线143相同的层中，并且可以布置在相邻导电线143之间。如图34B和图34C所示，STI区68和第二介电层125可以限定空气间隔件156的第一水平边界；第三间隔件146和导电线143可以限定空气间隔件156的侧边界；第三间隔件146可以限定空气间隔件156的第二水平边界；并且第五介电层154可以限定空气间隔件156的第三水平边界。如图34B所示，在参考截面B-B’中可以沿着导电线143和第三间隔件146的两个侧壁形成空气间隔件156，并且如图34C所示，在参考截面C-C’中可以沿着导电线143和第三间隔件146的第三侧壁形成空气间隔件156。如此，空气间隔件156可以沿着导电线143和第三间隔件146的至少三个侧壁延伸。在一些实施例中，空气间隔件156还可以在与第三侧壁相对的截面C-C’中沿着导电线143和第三间隔件146的第四侧壁延伸。如图34B和图34C所示，在平行于STI区68和第二介电层125的背侧的方向上，空气间隔件156可以在导电线143中的相邻导电线与形成在导电线143中的相邻导电线的侧壁上的第三间隔件146之间延伸。图34B和图34C示出了具有开放侧的一些空气间隔件156；然而，空气间隔件可以延伸到附加导电线143和附加第三间隔件146(未单独示出)，使得每个空气间隔件156的侧边界由导电线143和第三间隔件146的侧壁限定。
根据一些实施例，图34B以平行于栅电极102的纵向轴线的截面图示出了空气间隔件156的示例尺寸。空气间隔件156可以在相邻导电线143上的第三间隔件146之间具有范围介于约0.5nm到约6nm的宽度W1。空气间隔件156可以具有范围介于约6nm到约15nm的高度H2。空气间隔件156的高宽比(例如，高度H2与宽度W1的比率)可以范围介于约1到约2。空气间隔件156的尺寸可以取决于第七凹槽148的尺寸，并且可以被选择为使得空气间隔件156由第五介电层154密封，而不填充空气间隔件156。此外，第五介电层154可以延伸到第七凹槽152中足够的距离，使得空气间隔件156在后续处理之后保持密封。形成具有规定尺寸的空气间隔件156可以允许空气间隔件156在垂直于栅电极102的纵向轴线的截面图中(即，在图34C所示的截面中)具有与导电线143和第三间隔件146相邻的大于宽度W1的长度，诸如范围介于约5nm到约15nm的长度。因为空气间隔件156具有低介电常数，所以空气间隔件156改进导电线143的隔离，从而减少耦合电容。此外，改进的隔离允许使用更高的器件速度，从而提高器件性能。
在图35A至图35C中，对第五介电层154执行平坦化工艺。平坦化工艺可以是诸如CMP、研磨、回蚀等工艺。在一些实施例中，平坦化工艺去除第五介电层154的部分，使得第五介电层154的顶面与第三间隔件146和导电线143的顶面平齐。在平坦化工艺之后，第五介电层154可以在空气间隔件156上方具有范围介于约0.5nm到约5nm的高度H3。
在图36A至图36C中，背侧互连结构164的剩余部分形成在第五介电层154、第三间隔件146和导电线143上方。背侧互连结构164可被称为背侧互连结构，因为其形成在晶体管结构109的背侧(例如，晶体管结构109的与晶体管结构109的前侧相对的一侧)上。背侧互连结构164可以包括导电线143、空气间隔件156和第三间隔件146。
背侧互连结构164的剩余部分可包括材料，并且可使用与上文关于图21A至图21C论述的与前侧互连结构120所使用的那些工艺相同或类似的工艺来形成。特别地，背侧互连结构164可包括形成在第九介电层160中的第二导电部件162的堆叠。第二导电部件162可包括布线(例如，用于与后续形成的接触垫与外部连接件之间的布线)。可对第二导电部件162进行进一步图案化以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可与导电线143(例如，电源轨)集成在一起，以在纳米FET的背侧上提供电路(例如，电源电路)。
在图37A至图37C中，钝化层166、UBM 168和外部连接件170形成在背侧互连结构164上方。钝化层166可包括诸如PBO、聚酰亚胺、BCB等聚合物。可选地，钝化层166可包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可通过例如CVD、PVD、ALD沉积钝化层166。
穿过钝化层166到背侧互连结构164中的第二导电部件162形成UBM 168，并且在UBM 168上形成外部连接件170。UBM 168可包括通过电镀工艺等形成的一层或多层铜、镍、金等。外部连接件170(例如，焊球)形成在UBM 168上。形成外部连接件170可包括将焊球放置在UBM 168的暴露部分上并且使焊球回流。在一些实施例中，形成外部连接件170包括执行电镀步骤以在最顶第二导电部件162上方形成焊料区，然后使焊料区回流。UBM 168和外部连接件170可用于提供到其他电气元件的输入/输出连接，所述其他电气元件诸如其他器件管芯、重布结构、印刷电路板(PCB)、母板等。UBM 168和外部连接件170也可被称为背侧输入/输出垫，其可向上述纳米FET提供信号、电源电压和/或地连接。
实施例可实现优点。例如，在背侧互连结构164中包括空气间隔件156使导电线143隔离，减少耦合电容并允许使用更高的器件速度，该空气间隔件156从导电线143和第三间隔件146的侧壁延伸到相邻导电线143和第三间隔件146的侧壁。这提高器件性能。
根据实施例，一种器件包括：第一晶体管结构；前侧互连结构，在所述第一晶体管结构的前侧上；以及背侧互连结构，在所述第一晶体管结构的背侧上，所述背侧互连结构包括：第一介电层，在所述第一晶体管结构的所述背侧上；第一通孔，延伸穿过所述第一介电层，所述第一通孔电耦接到所述第一晶体管结构的第一源极/漏极区；第一导电线，电耦接到所述第一通孔；以及空气间隔件，与所述第一导电线相邻，所述第一导电线限定所述空气间隔件的第一侧边界。在实施例中，所述第一导电线是电源线或电接地线。在实施例中，所述器件还包括：第二通孔，延伸穿过所述第一介电层，所述第二通孔电耦接到所述第一晶体管结构的第二源极/漏极区；以及第二导电线，电耦接到所述第二通孔，其中所述第二导电线限定所述空气间隔件的与所述空气间隔件的所述第一侧边界相对的第二侧边界。在实施例中，所述器件还包括：第一间隔件，与所述第一导电线接触；以及第二间隔件，与所述第二导电线接触，其中所述第一间隔件限定所述空气间隔件的第三侧边界，并且其中所述第二间隔件限定所述空气间隔件的与所述第三侧边界相对的第四侧边界。在实施例中，所述空气间隔件的高度与所述空气间隔件在所述第一间隔件与所述第二间隔件之间的宽度的高宽比为1至2。在实施例中，所述第一介电层限定所述空气间隔件的第一水平边界。在实施例中，所述器件还包括：与所述第一导电线相邻的第二介电层，所述第二介电层限定所述空气间隔件的第二水平边界，其中所述第二介电层的水平表面与所述第一导电线的水平表面平齐。
根据另一实施例，一种器件包括：晶体管结构；前侧互连结构，在所述晶体管结构的前侧上；以及背侧互连结构，在所述晶体管结构的背侧上，所述背侧互连结构包括：第一导电线，通过第一背侧通孔电耦接到所述晶体管结构的第一源极/漏极区；第一介电间隔件，与所述第一导电线的侧面接触；以及气隙，与所述第一介电间隔件相邻，其中所述第一介电间隔件的侧面限定所述气隙的第一边界，并且所述第一导电线的侧面限定所述气隙的第二边界。在实施例中，所述第一介电间隔件的水平表面限定所述气隙的垂直于所述第一边界和所述第二边界的第三边界。在实施例中，所述器件还包括：与所述第一介电间隔件的侧面接触的第一介电层，其中所述第一介电层的水平表面限定所述气隙的垂直于所述第一边界和所述第二边界的第四边界。在实施例中，所述第一导电线的水平表面、所述第一介电间隔件的水平表面与所述第一介电层的水平表面彼此平齐。在实施例中，所述第一边界和所述第二边界的组合高度与所述第四边界的宽度的高宽比为1至2。在实施例中，所述第一导电线是电源线或电接地线。在实施例中，在截面图中，所述气隙沿着所述第一介电间隔件的三个或更多个侧面和所述第一导电线的三个或更多个侧面延伸。
根据又另一实施例，一种方法包括：在第一衬底上形成第一晶体管；暴露第一外延材料，其中暴露所述第一外延材料包括减薄所述第一衬底的背侧；将所述第一外延材料替换成第一背侧通孔，所述第一背侧通孔电耦接到所述第一晶体管的第一源极/漏极区；在所述第一背侧通孔上方形成第一介电层；在所述第一背侧通孔上方的所述第一介电层中形成第一导电线，所述第一导电线电耦接到所述第一背侧通孔；在所述第一介电层上方形成与所述第一导电线相邻的第一间隔件；去除所述第一介电层以形成暴露所述第一导电线的侧壁的第一凹槽；以及密封所述第一凹槽以形成空气间隔件。在实施例中，形成所述第一间隔件包括：在所述第一介电层和所述第一导电线上方沉积第二介电层；以及蚀刻所述第二介电层以形成所述第一间隔件。在实施例中，所述方法还包括在形成所述所述第一导电线之后和在形成所述所述第一间隔件之前回蚀所述第一介电层。在实施例中，所述第一导电线的高度与相邻于所述第一间隔件的所述空气间隔件的宽度的比率为1至3。在实施例中，密封所述第一凹槽包括：在所述第一间隔件、所述第一导电线和所述第一凹槽上方沉积密封材料；以及平坦化所述密封材料、所述第一间隔件和所述第一导电线。在实施例中，所述暴露第一外延材料还包括暴露第二外延材料，其中所述方法还包括：将所述第二外延材料替换成第二背侧通孔，所述第二背侧通孔电耦接到所述第一晶体管的第二源极/漏极区；以及在所述第二背侧通孔上方形成第二导电线，所述第二导电线电耦接到所述第二背侧通孔，其中去除所述第一介电层以形成所述第一凹槽暴露所述第二导电线的侧壁。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应了解，他们可容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变，替换和变更。

Claims (20)

1.一种半导体器件，包括：
第一晶体管结构；
前侧互连结构，在所述第一晶体管结构的前侧上；以及
背侧互连结构，在所述第一晶体管结构的背侧上，所述背侧互连结构包括：
第一介电层，在所述第一晶体管结构的所述背侧上；
第一通孔，延伸穿过所述第一介电层，所述第一通孔电耦接到所述第一晶体管结构的第一源极/漏极区；
第一导电线，电耦接到所述第一通孔；
空气间隔件，与所述第一导电线相邻，所述第一导电线限定所述空气间隔件的第一侧边界；和
第二介电层，与所述第一导电线相邻，所述第二介电层限定所述空气间隔件的第一水平边界，其中，所述第一水平边界低于与所述第一导电线的顶面。
2.根据权利要求1所述的半导体器件，其中，所述第一导电线是电源线或电接地线。
3.根据权利要求1所述的半导体器件，还包括：
第二通孔，延伸穿过所述第一介电层，所述第二通孔电耦接到所述第一晶体管结构的第二源极/漏极区；以及
第二导电线，电耦接到所述第二通孔，其中，所述第二导电线限定所述空气间隔件的与所述空气间隔件的所述第一侧边界相对的第二侧边界。
4.根据权利要求3所述的半导体器件，还包括：
第一间隔件，与所述第一导电线接触；以及
第二间隔件，与所述第二导电线接触，其中，所述第一间隔件限定所述空气间隔件的第三侧边界，并且其中，所述第二间隔件限定所述空气间隔件的与所述第三侧边界相对的第四侧边界。
5.根据权利要求4所述的半导体器件，其中，所述空气间隔件的高度与所述空气间隔件在所述第一间隔件与所述第二间隔件之间的宽度的高宽比为1至2。
6.根据权利要求1所述的半导体器件，其中，所述第一介电层限定所述空气间隔件的第二水平边界。
7.根据权利要求6所述的半导体器件，其中，所述第二介电层的水平表面与所述第一导电线的顶面平齐。
8.一种半导体器件，包括：
晶体管结构；
前侧互连结构，在所述晶体管结构的前侧上；以及
背侧互连结构，在所述晶体管结构的背侧上，所述背侧互连结构包括：
第一导电线，通过第一背侧通孔电耦接到所述晶体管结构的第一源极/漏极区；
第一介电间隔件，与所述第一导电线的侧面接触；
气隙，与所述第一介电间隔件相邻，其中，所述第一介电间隔件的侧面限定所述气隙的第一边界，并且所述第一导电线的侧面限定所述气隙的第二边界；和
第一介电层，与所述第一介电间隔件的侧面接触，其中，所述第一介电层的水平表面限定所述气隙的垂直于所述第一边界和所述第二边界的水平边界。
9.根据权利要求8所述的半导体器件，其中，所述第一介电间隔件的水平表面限定所述气隙的垂直于所述第一边界和所述第二边界的第三边界。
10.根据权利要求9所述的半导体器件，还包括在所述晶体管结构的背侧上的第二介电层。
11.根据权利要求10所述的半导体器件，其中，所述第一导电线的水平表面、所述第一介电间隔件的水平表面与所述第一介电层的水平表面彼此平齐。
12.根据权利要求10所述的半导体器件，其中，所述第一边界和所述第二边界的组合高度与所述水平边界的宽度的高宽比为1至2。
13.根据权利要求8所述的半导体器件，其中，所述第一导电线是电源线或电接地线。
14.根据权利要求8所述的半导体器件，其中，在截面图中，所述气隙沿着所述第一介电间隔件的三个或更多个侧面和所述第一导电线的三个或更多个侧面延伸。
15.一种形成半导体器件的方法，包括：
在第一衬底上形成第一晶体管；
暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背侧；
将所述第一外延材料替换成第一背侧通孔，所述第一背侧通孔电耦接到所述第一晶体管的第一源极/漏极区；
在所述第一背侧通孔上方形成第一介电层；
在所述第一背侧通孔上方的所述第一介电层中形成第一导电线，所述第一导电线电耦接到所述第一背侧通孔；
在所述第一介电层上方形成与所述第一导电线相邻的第一间隔件；
去除所述第一介电层以形成暴露所述第一导电线的侧壁的第一凹槽；以及
密封所述第一凹槽以形成空气间隔件。
16.根据权利要求15所述的方法，其中，形成所述第一间隔件包括：
在所述第一介电层和所述第一导电线上方沉积第二介电层；以及
蚀刻所述第二介电层以形成所述第一间隔件。
17.根据权利要求15所述的方法，还包括在形成所述第一导电线之后和在形成所述第一间隔件之前回蚀所述第一介电层。
18.根据权利要求15所述的方法，其中，所述第一导电线的高度与相邻于所述第一间隔件的所述空气间隔件的宽度的比率为1至3。
19.根据权利要求15所述的方法，其中，密封所述第一凹槽包括：
在所述第一间隔件、所述第一导电线和所述第一凹槽上方沉积密封材料；以及
平坦化所述密封材料、所述第一间隔件和所述第一导电线。
20.根据权利要求15所述的方法，其中，暴露所述第一外延材料还包括暴露第二外延材料，其中，所述方法还包括：
将所述第二外延材料替换成第二背侧通孔，所述第二背侧通孔电耦接到所述第一晶体管的第二源极/漏极区；以及
在所述第二背侧通孔上方形成第二导电线，所述第二导电线电耦接到所述第二背侧通孔，其中，去除所述第一介电层以形成所述第一凹槽暴露所述第二导电线的侧壁。
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