DE102020130171A1 - Abstandselemente für Halbleitervorrichtungen, welche rückseitige Stromschienen aufweisen - Google Patents

Abstandselemente für Halbleitervorrichtungen, welche rückseitige Stromschienen aufweisen Download PDF

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Abstract

Offenbart werden Halbleitervorrichtungen, welche Luftabstandselemente gebildet in einer rückseitigen Interconnect-Struktur aufweisen, sowie Verfahren zum Bilden derselben. In einer Ausführungsform weist eine Vorrichtung eine erste Transistorstruktur; eine vorderseitige Interconnect-Struktur an einer Vorderseite der ersten Transistorstruktur; und eine rückseitige Interconnect-Struktur an einer Rückseite der ersten Transistorstruktur auf, wobei die rückseitige Interconnect-Struktur eine erste dielektrische Schicht an der Rückseite der ersten Transistorstruktur; eine erste Durchkontaktierung, welche sich durch die erste dielektrischen Schicht erstreckt, wobei die erste Durchkontaktierung mit einem ersten Source-/Drain-Bereich der ersten Transistorstruktur elektrisch gekoppelt ist; eine erste Leiterbahn, welche mit der ersten Durchkontaktierung elektrisch gekoppelt ist; und ein Luftabstandselement angrenzend an die erste Leiterbahn, wobei die erste Leiterbahn eine erste seitliche Begrenzung des Luftabstandselements definiert, aufweist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/059,222 , eingereicht am 31. Juli 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise durch sequenzielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten aus Materialien über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen auf diesen hergestellt.
  • Durch laufende Verkleinerungen der minimalen Merkmalsgröße, welche es erlauben, mehr Komponenten in eine bestimmte Fläche zu integrieren, verbessert die Halbleiterindustrie fortwährend die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren, etc.). Die Verkleinerung der minimalen Merkmalsgrößen zieht jedoch zusätzliche Probleme nach sich, welche behoben werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FETs) in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen dar.
    • Die 2, 3,4, 5, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 12E, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 20C, 20D, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B, 25C, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 28A, 28B, 28C, 29A, 29B, 29C, 30A, 30B, 30C, 31A, 31B, 31C, 32A, 32B, 32C, 33A, 33B, 33C, 34A, 34B, 34C, 35A, 35B, 35C, 36A, 36B, 36C, 37A, 37B und 37C sind Querschnittsansichten von Zwischenstufen der Fertigung von Nano-FETs im Einklang mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale derart zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen stellen Halbleitervorrichtungen, welche Luftabstandselemente gebildet in einer rückseitigen Interconnect-Struktur aufweisen, sowie Verfahren zum Bilden derselben bereit. Die Luftabstandselemente können angrenzend an Leiterbahnen in der rückseitigen Interconnect-Struktur gebildet werden, welche für Stromversorgungsleitungen, elektrische Erdungsleitungen und dergleichen verlegt worden sind. Eine Leiterbahn, eine benachbarte Leiterbahn und Abstandselemente gebildet entlang von Seitenwänden der Leiterbahnen können Seitenbegrenzungen der Luftabstandselemente definieren. Die Luftabstandselemente können verbesserte Isolierung zwischen den Leiterbahnen bereitstellen, was eine kapazitive Kopplung verringert und die Verwendung erhöhter Vorrichtungsgeschwindigkeiten ermöglicht. Die Luftabstandselemente können durch Rückätzen einer ersten dielektrischen Schicht, in welcher die Leiterbahnen gebildet worden sind; Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und den Leiterbahnen; anisotropes Ätzen der zweiten dielektrischen Schicht zum Bilden der Abstandselemente; Entfernen der ersten dielektrischen Schicht; und Abdichten von Vertiefungen angrenzend an die Leiterbahnen und die Abstandselemente mit einer zusätzlichen dielektrischen Schicht gebildet werden.
  • Einige hierin erörterte Ausführungsformen werden im Zusammenhang mit einem Die, welcher Nano-FETs aufweist, beschrieben. Verschiedene Ausführungsformen können jedoch auch für Dies angewendet werden, welche andere Arten von Transistoren (zum Beispiel Finnenfeldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen) anstelle der, oder in Kombination mit den, Nano-FETs aufweisen.
  • 1 stellt ein Beispiel eines Nano-FinFETs (zum Beispiel eines Nanodraht-FETs, eines Nanoblatt-FETs oder dergleichen) in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen dar. Die Nano-FETs weisen Nanostrukturen 55 (zum Beispiel Nanoblätter, Nanodraht oder dergleichen) über Finnen 66 an einem Substrat 50 (zum Beispiel einem Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalbereiche für die Nano-FETs dienen. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Flache Grabenisolationsbereiche (STI-Bereiche) 68 sind zwischen benachbarten Finnen 66 angeordnet, welche oberhalb der und zwischen benachbarten STI-Bereichen 68 hervorragen können. Obwohl die STI-Bereiche 68 als getrennt vom Substrat 50 beschrieben/dargestellt sind, kann sich der hierin verwendete Begriff „Substrat“ auf das Halbleitersubstrat allein oder auf eine Kombination des Halbleitersubstrats mit den STI-Bereichen beziehen. Obwohl untere Abschnitte der Finnen 66 als ein einziges, durchgehendes Material zusammen mit dem Substrat 50 dargestellt sind, können darüber hinaus die unteren Abschnitte der Finnen 66 und/oder das Substrat 50 ein einziges Material oder eine Mehrzahl von Materialien enthalten. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, welcher sich zwischen den benachbarten STI-Bereichen 68 erstreckt.
  • Dielektrische Gate-Schichten 100 sind über oberen Flächen der Finnen 66 und entlang von oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 55 angeordnet. Gate-Elektroden 102 sind über den dielektrischen Gate-Schichten 100 angeordnet. Epitaxiale Source-/Drain-Bereiche 92 sind an den Finnen 66 an gegenüberliegenden Seiten der dielektrischen Gate-Schichten 100 und der Gate-Elektroden 102 angeordnet.
  • 1 stellt ferner Referenzquerschnitte dar, welche in späteren Figuren verwendet werden. Der Querschnitt A-A' ist entlang einer Längsachse einer Gate-Elektrode 102 und in einer Richtung, zum Beispiel lotrecht zur Richtung eines Stromflusses zwischen den epitaxialen Source/Drain-Bereichen 92 eines Nano-FETs, angeordnet. Der Querschnitt B-B' ist parallel zum Querschnitt A-A' angeordnet, und erstreckt sich durch epitaxiale Source/Drain-Bereiche 92 mehrerer Nano-FETs. Der Querschnitt C-C' ist lotrecht zum Querschnitt A-A' und parallel zu einer Längsachse einer Finne 66 des Nano-FETs und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 des Nano-FETs angeordnet. Zur besseren Klarheit beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • Einige der hierin erörterten Ausführungsformen werden in Zusammenhang mit Nano-FETs, welche unter Verwendung eines Gate-Last-Prozesses gebildet worden sind, erörtert. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ferner fassen einige Ausführungsformen Aspekte ins Auge, welche in planaren Vorrichtungen, wie zum Beispiel planaren FETs, oder in Finnenfeldeffekttransistoren (FinFETs) verwendet werden.
  • Die 2 bis 37C sind Querschnittsansichten von Zwischenstufen der Fertigung von Nano-FETs im Einklang mit einigen Ausführungsformen. Die 2 bis 5, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A, 32A, 33A, 34A, 35A, 36A und 37A stellen den in 1 dargestellten Referenzquerschnitt A-A' dar. Die 6B, 7B, 8B, 9B, 10B, 11B, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B, 32B, 33B, 34B, 35B, 36B und 37B stellen den in 1 dargestellten Referenzquerschnitt B - B' dar. Die 7C, 8C, 9C, 10C, 11C, 11D, 12C, 12E, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 20D, 21C, 22C, 23C, 24C, 25C, 26C, 26D, 27C, 28C, 29C, 30C, 31C, 32C, 33C, 34C, 35C, 36C und 37C stellen den in 1 dargestellten Referenzquerschnitt C-C' dar.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein, welches dotiert (zum Beispiel mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. In der Regel ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolatorschicht. Die Isolatorschicht kann zum Beispiel eine vergrabene OxidSchicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter aufweisend Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-Nano-FETs, dienen, und der p-Bereich 50P kann zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-Nano-FETs, dienen. Der n-Bereich 50N kann physisch vom p-Bereich 50P getrennt sein (wie durch die Trennlinie 20 dargestellt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (zum Beispiel andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen, etc.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P dargestellt sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt sein.
  • Ferner ist in 2 ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet worden. Der mehrschichtige Stapel 64 weist abwechselnde Schichten erster Halbleiterschichten 51A - 51C (zusammen als erste Halbleiterschichten 51 bezeichnet) und zweiter Halbleiterschichten 53A - 53C (zusammen als zweite Halbleiterschichten 53 bezeichnet) auf. Zur Veranschaulichung und wie nachfolgend ausführlicher erörtert werden die ersten Halbleiterschichten 51 entfernt, und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalbereiche von Nano-FETs im n-Bereich 50N und im p-Bereich 50P zu bilden. In einigen Ausführungsformen können die ersten Halbleiterschichten 51 jedoch entfernt werden, und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalbereiche von Nano-FETs im n-Bereich 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt werden, und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalbereiche von Nano-FETs im p-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden, und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalbereiche von Nano-FETs im n-Bereich 50N zu bilden, und die ersten Halbleiterschichten 51 können entfernt werden, und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalbereiche von Nano-FETs im p-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden, und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalbereiche von Nano-FETs sowohl im n-Bereich 50N als auch im p-Bereich 50P zu bilden.
  • Zur Veranschaulichung ist der mehrschichtige Stapel 64 mit jeweils drei Schichten der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 dargestellt. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des mehrschichtigen Stapels 64 kann unter Verwendung eines Prozesses, wie zum Beispiel chemischer Dampfabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen, epitaxial aufgewachsen werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial geeignet für p-Nano-FETs, wie zum Beispiel Silizium-Germanium oder dergleichen, gebildet werden, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial geeignet für n-Nano-FETs, wie zum Beispiel Silizium, Silizium-Kohlenstoff oder dergleichen, gebildet werden. Zum Zweck der Veranschaulichung ist der mehrschichtige Stapel 64 derart dargestellt, dass er eine unterste Halbleiterschicht geeignet für p-Nano-FETs aufweist. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 derart gebildet sein, dass die unterste Schicht eine Halbleiterschicht geeignet für n-Nano-FETs ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, welche untereinander eine hohe Ätzselektivität aufweisen. Somit können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials im Wesentlichen entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials zu entfernen, wodurch es möglich ist, die zweiten Halbleiterschichten 53 zum Bilden von Kanalbereichen von Nano-FETs zu strukturieren. Desgleichen können in Ausführungsformen, in welchen die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche zu bilden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials im Wesentlichen entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials zu entfernen, wodurch es möglich ist, die ersten Halbleiterschichten 51 zum Bilden von Kanalbereichen von Nano-FETs zu strukturieren.
  • Nunmehr bezugnehmend auf 3 werden Finnen 66 im Substrat 50 und Nanostrukturen 55 im mehrschichtigen Stapel 64 im Einklang mit einigen Ausführungsformen gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 im mehrschichtigen Stapel 64 beziehungsweise im Substrat 50 durch das Ätzen von Gräben im mehrschichtigen Stapel 64 und im Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Das Bilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann ferner erste Nanostrukturen 52A - 52C (zusammen als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A - 54C (zusammen als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 66 und die Nanostrukturen 55 unter Verwendung eines oder mehrerer Fotolithografieprozesse, wie zum Beispiel Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. In der Regel kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstandsmaße aufweisen, welche kleiner sind als jene, welche andernfalls unter Verwendung eines einzigen, direkten Fotolithografieprozesses erzielbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dazu verwendet werden, die Finnen 66 zu strukturieren.
  • Zur Veranschaulichung sind die Finnen 66 in 3 im n-Bereich 50N und im p-Bereich 50P derart dargestellt, als wiesen sie im Wesentlichen dieselben Breiten auf. In einigen Ausführungsformen können Breiten der Finnen 66 im n-Bereich 50N breiter oder schmäler sein als jene der Finnen 66 im p-Bereich 50P. Während ferner jede der Finnen 66 und der Nanostrukturen 55 dargestellt sind, als wiesen sie eine durchgehend einheitliche Breite auf, können die Finnen 66 und/oder die Nanostrukturen 55 in anderen Ausführungsformen sich verjüngende Seitenwände aufweisen, sodass eine Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 in einer Richtung zum Substrat 50 hin kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite aufweisen und trapezförmig sein.
  • In 4 sind flache Grabenisolationsbereiche (STI-Bereiche) 68 angrenzend an die Finnen 66 gebildet worden. Die STI-Bereiche 68 können durch Aufbringen eines Isoliermaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 sowie zwischen jeweils benachbarten Finnen 66 gebildet werden. Das Isoliermaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, sein, und kann durch CVD mit Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD), dergleichen oder eine Kombination daraus gebildet werden. Andere Isoliermaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial ein Siliziumoxid gebildet durch einen FCVD-Prozess. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial gebildet worden ist. In einer Ausführungsform wird das Isoliermaterial derart gebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 55 bedeckt. Obwohl das Isoliermaterial als eine einzige Schicht dargestellt ist, können einige Ausführungsformen Mehrfachschichten verwenden. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Auskleidung (nicht eigens dargestellt) entlang einer Fläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie zum Beispiel die oben erörterten, über der Auskleidung gebildet werden.
  • Dann wird ein Entfernungsprozess auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 derart frei, dass obere Flächen der Nanostrukturen 55 und des Isoliermaterials nach dem Abschluss des Planarisierungsprozesses auf einer Ebene angeordnet sind.
  • Dann wird das Isoliermaterial vertieft, um die STI-Bereiche 68 zu bilden. Das Isoliermaterial wird derart vertieft, dass obere Abschnitte der Finnen 66 im n-Bereich 50N und im p-Bereich 50P zwischen benachbarten STI-Bereichen 68 hervorstehen. Ferner können die oberen Flächen der STI-Bereiche 68 wie abgebildet eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Bombierung) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Bereiche 68 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet sein. Die STI-Bereiche 68 können unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel eines solchen, welcher für den Werkstoff des Isoliermaterials selektiv ist (zum Beispiel den Werkstoff des Isoliermaterials mit einer höheren Geschwindigkeit ätzt als das Material der Finnen 66 und der Nanostrukturen 55), vertieft werden. Zum Beispiel kann eine Oxidentfernung, zum Beispiel unter Verwendung verdünnter Flusssäure (dHF), verwendet werden.
  • Der oben in Bezug auf die 2 bis 4 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter angeordnete Substrat 50 freizulegen. Epitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die epitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaxialen Strukturen können die oben erörterten, abwechselnden Halbleitermaterialien enthalten, wie zum Beispiel die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In einigen Ausführungsformen, in welchen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien vor Ort (in situ) während des Aufwachsens dotiert werden, was vorhergehende und/oder nachfolgende Implantationen erübrigen kann, wobei Dotierung in situ und Implantationsdotierung auch gemeinsam verwendet werden können.
  • Darüber hinaus sind die ersten Halbleiterschichten 51 (und die daraus entstehenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die daraus entstehenden zweiten Nanostrukturen 54) nur zur Veranschaulichung hierin derart veranschaulicht und erörtert, als enthielten sie dieselben Materialien im p-Bereich 50P und im n-Bereich 50N. Somit können in einigen Ausführungsformen entweder die ersten Halbleiterschichten 51 oder die zweiten Halbleiterschichten 53, oder beide, unterschiedliche Materialien enthalten, oder können im p-Bereich 50P beziehungsweise im n-Bereich 50N jeweils in einer anderen Reihenfolge gebildet werden.
  • Ferner können in 4 geeignete Wannen (nicht eigens dargestellt) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Wannentypen können verschiedene Implantierungsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht eigens dargestellt) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 66 und den STI-Bereichen 68 im n-Bereich 50N und im p-Bereich 50P gebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, wird im p-Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in den n-Bereich 50N implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, welche bis zu einer Konzentration im Bereich von ungefähr 1013 Atomen/cm3 bis ungefähr 1014 Atomen/cm3 in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen geeigneten Veraschungsprozess.
  • Nach oder vor der Implantation des p-Bereichs 50P wird/werden ein Fotolack oder andere Masken (nicht eigens dargestellt) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 im p-Bereich 50P und im n-Bereich 50N gebildet. Der Fotolack wird derart strukturiert, dass er den n-Bereich 50N freilegt. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, wird im n-Bereich 50N eine p-Verunreinigungsimplantation durchgeführt, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den p-Bereich 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, welche bis zu einer Konzentration im Bereich von ungefähr 1013 Atomen/cm3 bis ungefähr 1014 Atomen/cm3 in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen geeigneten Veraschungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Tempern vorgenommen werden, um Implantationsschäden zu reparieren und um die p- und/oder n-Verunreinigungen, welche implantiert worden sind, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaxialer Finnen während des Aufwachsens in situ (vor Ort) dotiert werden, was die Implantationen erübrigen kann, wobei Dotierung in situ und Dotierung durch Implantation jedoch auch gemeinsam verwendet werden können.
  • In 5 ist eine dielektrische Dummy-Schicht 70 an den Finnen 66 und/oder den Nanostrukturen 55 gebildet worden. Die dielektrische Dummy-Schicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen enthalten, und kann im Einklang mit akzeptablen Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht 72 wird über der dielektrischen Dummy-Schicht 70 gebildet, und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Dummy-Gate-Schicht 72 kann über der dielektrischen Dummy-Schicht 70 aufgebracht und dann zum Beispiel durch CMP planarisiert werden. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 aufgebracht werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges Material oder ein nicht leitfähiges Material sein, und kann aus einer Gruppe umfassend amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle ausgewählt werden. Die Dummy-Gate-Schicht 72 kann durch physikalische Aufdampfung (PVD), CVD, Aufsputtern/Sputterabscheidung oder andere Techniken zum Aufbringen des gewählten Materials aufgebracht werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien gebildet werden, welche eine hohe Ätzselektivität beim Ätzen von Isolationsbereichen aufweisen. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzige Dummy-Gate-Schicht 72 und eine einzige Maskenschicht 74 quer über den n-Bereich 50N und den p-Bereich 50P gebildet. Dabei ist festzuhalten, dass die dielektrische Dummy-Schicht 70 nur zum Zweck der Veranschaulichung derart gezeigt ist, als bedecke sie nur die Finnen 66 und die Nanostrukturen 55. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 70 derart aufgebracht werden, dass die dielektrische Dummy-Schicht 70 die STI-Bereiche 68 bedeckt, sodass sich die dielektrische Dummy-Schicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Bereichen 68 erstreckt.
  • Die 6A bis 37C stellen verschiedene zusätzliche Schritte der Fertigung von Ausrichtungsformvorrichtungen dar. Die 6A bis 37C stellen Merkmale entweder im n-Bereich 50N oder im p-Bereich 50P dar. In den 6A bis 6C kann die Maskenschicht 74 (siehe 5) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Dann kann die Struktur der Masken 78 auf die Dummy-Gate-Schicht 72 und die dielektrische Dummy-Schicht 70 übertragen werden, um die Dummy-Gates 76 beziehungsweise die Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken entsprechende Kanalbereiche der Finnen 66. Die Struktur der Masken 78 kann dazu verwendet werden, jedes der Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine längserstreckte Richtung aufweisen, die sich im Wesentlichen lotrecht zur längserstreckten Richtung der jeweiligen Finnen 66 erstreckt.
  • In den 7A bis 7C sind eine erste Abstandselementschicht 80 und eine zweite Abstandselementschicht 82 über der Struktur, welche in den 6A bis 6C dargestellt ist, gebildet worden. Die erste Abstandselementschicht 80 und die zweite Abstandselementschicht 82 werden anschließend derart strukturiert, dass sie als Abstandselemente zum Bilden von selbstausgerichteten Source-/Drain-Bereichen dienen. In den 7A bis 7C ist die erste Abstandselementschicht 80 auf oberen Flächen der STI-Bereiche 68; oberen Flächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78; sowie Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 gebildet worden. Die zweite Abstandselementschicht 82 ist über der ersten Abstandselementschicht 80 aufgebracht worden. Die erste Abstandselementschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen unter Verwendung von Techniken wie thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen aufgebracht werden. Die zweite Abstandselementschicht 82 kann aus einem Material gebildet werden, welches eine andere Ätzrate aufweist als das Material der ersten Abstandselementschicht 80, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, und kann durch CVD, ALD oder dergleichen aufgebracht werden.
  • Nachdem die erste Abstandselementschicht 80 gebildet worden ist und bevor die zweite Abstandselementschicht 82 gebildet wird, können Implantierungen für schwach dotierte Source-/Drain-Bereiche (LDD-Bereich) (nicht eigens dargestellt) vorgenommen werden. In Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann ähnlich den oben in 4 erörterten Implantierungen eine Maske, wie zum Beispiel ein Fotolack, über dem n-Bereich 50N gebildet werden, während der p-Bereich 50P freigelegt wird, und geeignete Arten (zum Beispiel Typ p) von Verunreinigungen können in die freigelegten Finnen 66 und Nanostrukturen 55 im p-Bereich 50P implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie zum Beispiel ein Fotolack, über dem p-Bereich 50P gebildet werden, während der n-Bereich 50Nfreigelegt wird, und geeignete Arten (zum Beispiel Typ n) von Verunreinigungen können in die freigelegten Finnen 66 und Nanostrukturen 55 im n-Bereich 50N implantiert werden. Dann kann die Maske entfernt werden. Die n-Verunreinigungen können beliebige der zuvor erörterten n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige der zuvor erörterten p-Verunreinigungen sein. Die schwach dotierten Source-/Drain-Bereiche können eine Konzentration an Verunreinigung in einem Bereich von ungefähr 1×1015 Atomen/cm3 bis ungefähr 1×1019 Atomen/cm3 aufweisen. Ein Tempern kann dazu verwendet werden, Implantationsschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • In den 8A bis 8C werden die erste Abstandselementschicht 80 und die zweite Abstandselementschicht 82 geätzt, um erste Abstandselemente 81 beziehungsweise zweite Abstandselemente 83 zu bilden. Wie nachfolgend ausführlicher erörtert, dienen die ersten Abstandselemente 81 und die zweiten Abstandselemente 83 dazu, anschließend gebildete Source-/Drain-Bereiche selbst auszurichten, sowie dazu, Seitenwände der Finnen 66 und/oder der Nanostruktur 55 während der anschließenden Bearbeitung zu schützen. Die erste Abstandselementschicht 80 und die zweite Abstandselementschicht 82 können jeweils unter Verwendung eines geeigneten Ätzprozesses, zum Beispiel eines isotropen Ätzprozesses (zum Beispiel eines Nassätzprozesses), eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen, geätzt werden. In einigen Ausführungsformen weist das Material der zweiten Abstandselementschicht 82 eine andere Ätzrate auf, als das Material der ersten Abstandselementschicht 80, sodass die erste Abstandselementschicht 80 beim Strukturieren der zweiten Abstandselementschicht 82 als eine Ätzstoppschicht dienen kann, und sodass die zweite Abstandselementschicht 82 beim Strukturieren der ersten Abstandselementschicht 80 als eine Maske dienen kann. Zum Beispiel kann die zweite Abstandselementschicht 82 unter Verwendung eines anisotropen Ätzprozesses, bei welchem die erste Abstandselementschicht 80 als eine Ätzstoppschicht dient, geätzt werden, wobei verbleibende Abschnitte der zweiten Abstandselementschicht 82 die zweiten Abstandselemente 83 bilden, wie in 8B dargestellt. Anschließend dienen die zweiten Abstandselemente 83 als eine Maske, während freigelegte Abschnitte der ersten Abstandselementschicht 80 geätzt werden, wodurch erste Abstandselemente 81 gebildet werden, wie in den 8B und 8C dargestellt.
  • Wie in 8B dargestellt, sind die ersten Abstandselemente 81 und die zweiten Abstandselemente 83 an Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8C dargestellt, kann in einigen Ausführungsformen die zweite Abstandselementschicht 82 von über der ersten Abstandselementschicht 80 angrenzend an die Masken 78, die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 71 entfernt werden, und die ersten Abstandselemente 81 sind an Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Gate-Dielektrika 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandselementschicht 82 über der ersten Abstandselementschicht 80 angrenzend an die Masken 78, die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 71 verbleiben.
  • Dabei ist festzuhalten, dass die obige Offenbarung einen allgemeinen Prozess zum Bilden von Abstandselementen und LDD-Bereichen beschreibt. Andere Prozesse und Abläufe können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandselemente verwendet werden, andere Abfolgen von Schritten können verwendet werden (zum Beispiel können die ersten Abstandselemente 81 vor dem Aufbringen der zweiten Abstandselementschicht 82 gebildet werden), zusätzliche Abstandselemente können gebildet und entfernt werden und/oder dergleichen. Ferner können die n- und p-Vorrichtungen unter Verwendung anderer Strukturen und Schritte gebildet werden.
  • In den 9A bis 9C sind erste Vertiefungen 86 und zweite Vertiefungen 87 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 im Einklang mit einigen Ausführungsformen gebildet worden. Anschließend werden epitaxiale Source-/Drain-Bereiche in den ersten Vertiefungen 86 gebildet, bevor erste epitaxiale Materialien und epitaxiale Source-/Drain-Bereiche in den zweiten Vertiefungen 87 gebildet werden. Die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und bis in das Substrat 50 erstrecken. In einigen Ausführungsformen können obere Flächen der STI-Bereich 59 auf einer Ebene mit unteren Flächen der ersten Vertiefungen 86 angeordnet sein. In einigen Ausführungsformen können die Finnen 66 derart geätzt werden, dass untere Flächen der ersten Vertiefungen 86 unterhalb der oberen Flächen der STI-Bereiche 68 oder dergleichen angeordnet sind. Untere Flächen der zweiten Vertiefungen 87 können unterhalb der unteren Flächen der ersten Vertiefungen 86 und der oberen Flächen der STI-Bereiche 68 angeordnet sein. Die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, gebildet werden. Die ersten Abstandselemente 81, die zweiten Abstandselemente 83 und die Masken 78 maskieren Abschnitte der Finnen 66, Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, welche zum Bilden der ersten Vertiefungen 86 und der zweiten Vertiefungen 87 verwendet werden. Ein einziger Ätzprozess oder mehrere Ätzprozesse können dazu verwendet werden, jede der Schichten der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen. Zeitlich abgestimmte Ätzprozesse können dazu verwendet werden, das Ätzen der ersten Vertiefungen 86 und der zweiten Vertiefungen 87 zu stoppen, nachdem diese gewünschte Tiefen erreicht haben. Die zweiten Vertiefungen 87 können durch dieselbe Prozesse, welche zum Ätzen der ersten Vertiefungen 86 verwendet werden, und einen zusätzlichen Ätzprozess vor oder nach dem Ätzen der ersten Vertiefungen 86 geätzt werden. In einigen Ausführungsformen können Bereiche, welche den ersten Vertiefungen 86 entsprechen, maskiert sein, während der zusätzliche Ätzprozess für die zweiten Vertiefungen 87 durchgeführt wird.
  • In den 10A bis 10C sind Abschnitte von Seitenwänden der Schichten des mehrschichtigen Stapels 64, welche aus den ersten Halbleitermaterialien (zum Beispiel die ersten Nanostrukturen 52) gebildet und durch die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 freigelegt worden sind, geätzt worden, um Seitenwandvertiefungen 88 zu bilden. Obwohl Seitenwände der ersten Nanostrukturen 52 angrenzend an die Seitenwandvertiefungen 88 in 10C dargestellt sind, als wären sie gerade, können die Seitenwände konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse, wie zum Beispiel Nassätzen oder dergleichen, geätzt werden. In einer Ausführungsform, in welcher die ersten Nanostrukturen 52 zum Beispiel SiGe enthalten, und die zweiten Nanostrukturen 54 zum Beispiel Si oder SiC enthalten, können Trockenätzprozesse mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen dazu verwendet werden, Seitenwände der ersten Nanostrukturen 52 zu ätzen.
  • In den 11A bis 11D werden erste innere Abstandselemente 90 in den Seitenwandvertiefungen 88 gebildet. Die ersten inneren Abstandselemente 90 können durch Aufbringen einer inneren Abstandselementschicht (nicht eigens dargestellt) über den in den 10A bis 10C dargestellten Strukturen gebildet werden. Die ersten inneren Abstandselemente 90 dienen als Isolationsmerkmale zwischen den nachfolgend gebildeten Source-/Drain-Bereichen und einer Gate-Struktur. Wie nachfolgend ausführlicher erörtert wird, werden Source-/Drain-Bereiche und epitaxiale Materialien in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 gebildet, während die ersten Nanostrukturen 52 durch entsprechende Gate-Strukturen ersetzt werden.
  • Die innere Abstandselementschicht kann durch einen konformen Abscheidungsprozess, wie zum Beispiel CVD, ALD oder dergleichen, aufgebracht werden. Die innere Abstandselementschicht kann ein Material, wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid, enthalten, obwohl auch andere geeignete Materialien, wie zum Beispiel Materialien mit niedriger Dielektrizitätskonstante (niedrigem k-Wert), welche einen k-Wert von weniger als ungefähr 3,5 aufweisen, verwendet werden können. Die innere Abstandselementschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandselemente 90 zu bilden. Obwohl äußere Seitenwände der ersten inneren Abstandselemente 90 dargestellt sind, als wären sie bündig mit Seitenwänden der zweiten Nanostrukturen 54, können sich die äußeren Seitenwände der ersten inneren Abstandselemente 90 über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken, oder von diesen zurückgesetzt sein.
  • Darüber hinaus sind die äußeren Seitenwände der ersten inneren Abstandselemente 90 in 11C zwar dargestellt, als wären sie gerade, jedoch können die äußeren Seitenwände der ersten inneren Abstandselemente 90 auch konkav oder konvex sein. Als ein Beispiel stellt 11D eine Ausführungsform dar, in welcher Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandselemente 90 konkav sind, und die ersten inneren Abstandselemente von Seitenwänden der zweiten Nanostrukturen 54 zurückgesetzt sind. Die innere Abstandselementschicht kann durch einen anisotropen Ätzprozess, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandselemente 90 können dazu verwendet werden, eine Beschädigung nachfolgend gebildeter Source-/Drain-Bereiche (wie zum Beispiel der epitaxialen Source-/Drain-Bereiche 92, welche nachfolgend unter Bezugnahme auf die 12A bis 12E erörtert werden) durch anschließende Ätzprozesse, wie zum Beispiel Ätzprozesse, welche zum Bilden von Gate-Strukturen verwendet werden, zu verhindern.
  • In den 12A bis 12E werden erste epitaxiale Materialien 91 in den zweiten Vertiefungen 87 gebildet, und epitaxiale Source-/Drain-Bereiche 92 werden in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 gebildet. In einigen Ausführungsformen können die ersten epitaxialen Materialien 91 Opfermaterialien sein, welche anschließend entfernt werden, um rückseitige Durchkontaktierungen (wie zum Beispiel die rückseitigen Durchkontaktierungen 130, welche nachfolgend unter Bezugnahme auf die 26A bis 26D erörtert werden) zu bilden. Die ersten epitaxialen Materialien 91 können derart aufgewachsen werden, dass obere Flächen der ersten epitaxialen Materialien 91 auf einer Ebene mit unteren Flächen der ersten Vertiefungen 86 angeordnet sind (siehe 11A bis 11D). In einigen Ausführungsformen können obere Flächen der ersten epitaxialen Materialien 91 jedoch über oder unter unteren Flächen der ersten Vertiefungen 86 angeordnet sein. Die ersten epitaxialen Materialien 91 können in den zweiten Vertiefungen 87 unter Verwendung eines Prozesses, wie zum Beispiel chemische Dampfabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen, epitaxial aufgewachsen werden. Die ersten epitaxialen Materialien 91 können ein beliebiges annehmbares Material, wie zum Beispiel Silizium-Germanium oder dergleichen, enthalten. Die ersten epitaxialen Materialien 91 können aus Materialien gebildet sein, welche eine hohe Ätzselektivität gegenüber Materialien der epitaxialen Source-/Drain-Bereiche 92, des Substrats 50 und der dielektrischen Schichten (wie zum Beispiel den STI-Bereichen 68 und zweiten dielektrischen Schichten 125, welche nachfolgend unter Bezugnahme auf die 24A bis 24C erörtert werden) aufweisen. Somit können die ersten epitaxialen Materialien 91 entfernt und durch die rückseitigen Durchkontaktierungen im Wesentlichen ersetzt werden, ohne die epitaxialen Source-/Drain-Bereiche 92 und die dielektrischen Schichten zu entfernen.
  • Dann werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 und über den ersten epitaxialen Materialien 91 in den zweiten Vertiefungen 87 gebildet. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 eine Belastung auf die zweiten Nanostrukturen 54 ausüben und dadurch die Leistung verbessern. Wie in 12C dargestellt, werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 derart gebildet, dass jedes der Dummy-Gates 76 zwischen jeweils benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandselemente 81 dazu verwendet, die epitaxialen Source-/Drain-Bereiche 92 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandselemente 90 werden dazu verwendet, die epitaxialen Source-/Drain-Bereiche 92 von den Nanostrukturen 55 um einen geeigneten seitlichen Abstands derart zu trennen, dass sich die epitaxialen Source-/Drain-Bereiche 92 nicht mit anschließend gebildeten Gates der entstehenden Nano-FETs kurzschließen.
  • Die epitaxialen Source/Drain-Bereiche 92 im n-Bereich 50N, zum Beispiel dem NMOS-Bereich, können durch Maskieren des p-Bereichs 50P, zum Beispiel des PMOS-Bereichs, gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 im n-Bereich 50N epitaxial aufgewachsen. Die epitaxialen Source/Drain-Bereiche 92 können ein beliebiges annehmbares Material enthalten, welches für n-Nano-FETs geeignet ist. Falls die zweiten Nanostrukturen 54 zum Beispiel Silizium sind, können die epitaxialen Source-/Drain-Bereiche 92 Materialien enthalten, welche eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie zum Beispiel Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Bereiche 92 können von jeweiligen oberen Flächen der Nanostrukturen 55 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 92 im p-Bereich 50P, zum Beispiel dem PMOS-Bereich, können durch Maskieren des n-Bereichs 50N, zum Beispiel des NMOS-Bereichs, gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 im p-Bereich 50P epitaxial aufgewachsen. Die epitaxialen Source/Drain-Bereiche 92 können ein beliebiges annehmbares Material enthalten, welches für p-Nano-FETs geeignet ist. Falls die ersten Nanostrukturen 52 zum Beispiel Silizium-Germanium sind, können die epitaxialen Source-/Drain-Bereiche 92 Materialien aufweisen, welche eine Druckspannung auf die ersten Nanostrukturen 52 aufweisen, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Bereiche 92 können ebenfalls von jeweiligen Flächen des mehrschichtigen Stapels 56 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um - ähnlich wie beim zuvor erörterten Prozess zum Bilden schwach dotierter Source-/Drain-Bereiche - Source-/Drain-Bereiche zu bilden, gefolgt von einem Temperprozess. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration von zwischen ungefähr 1×1019 Atomen/cm3 und ungefähr 1×1021 Atomen/cm3 aufweisen. Die n- und/oder p-Verunreinigungen für Source/Drain-Bereiche können beliebige der zuvor erörterten Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 während des Aufwachsens in situ (vor Ort) dotiert werden.
  • Als ein Ergebnis der Epitaxieprozesse, welche dazu verwendet werden, die epitaxialen Source-/Drain-Bereiche 92 im n-Bereich 50N und im p-Bereich 50P zu bilden, weisen obere Flächen der epitaxialen Source/Drain-Bereiche 92 Facetten auf, welche sich seitlich über Seitenwände der Nanostrukturen 55 hinaus nach außen erstrecken. In einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 92 nach dem Abschließen des Epitaxieprozesses voneinander getrennt, wie durch 12B dargestellt. In einigen Ausführungsformen bewirken die Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 92 eines selben Nano-FETs miteinander verschmelzen, wie durch 12D dargestellt. In den in den 12B und 12D dargestellten Ausführungsformen können die ersten Abstandselemente 81 bis zu einer oberen Fläche der STI-Bereiche 68 gebildet werden, wodurch sie das epitaxiale Aufwachsen blockieren. In einigen anderen Ausführungsformen können die ersten Abstandselemente 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, wodurch sie das epitaxiale Aufwachsen zusätzlich blockieren. In einigen anderen Ausführungsformen kann die Abstandselementätzung, welche zum Bilden der ersten Abstandselemente 81 verwendet wird, derart angepasst werden, dass sie das Material der Abstandselemente entfernt, wodurch es möglich wird, dass sich der epitaxial aufgewachsene Bereich bis zur Oberfläche des STI-Bereichs 58 erstreckt.
  • Die epitaxialen Source-/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Für die epitaxialen Source-/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Die erste Halbleitermaterialschicht 92A, die zweite Halbleitermaterialschicht 92B beziehungsweise die dritte Halbleitermaterialschicht 92C können jeweils aus verschiedenen Halbleitermaterialien gebildet und/oder auf unterschiedliche Dotierstoffkonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine geringere Dotierstoffkonzentration als die zweite Halbleitermaterialschicht 92B und eine höhere Dotierstoffkonzentration als die dritte Halbleitermaterialschicht 92C aufweisen. In Ausführungsformen, in welchen die epitaxialen Source-/Drain-Bereiche 92 drei Halbleitermaterialschichten aufweisen, kann zunächst die erste Halbleitermaterialschicht 92A aufgebracht werden, dann die zweite Halbleitermaterialschicht 92B über der ersten Halbleitermaterialschicht 92A aufgebracht werden, und zuletzt die dritte Halbleitermaterialschicht 92C über der zweiten Halbleitermaterialschicht 92B aufgebracht werden.
  • 12E stellt eine Ausführungsform dar, in welcher Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandselemente 90 konkav sind, und die ersten inneren Abstandselemente 90 von Seitenwänden der zweiten Nanostrukturen 54 zurückgesetzt sind. Wie in 12E dargestellt, können die epitaxialen Source-/Drain-Bereiche 92 in Kontakt mit den ersten inneren Abstandselementen 90 gebildet werden und können sich über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken.
  • In den 13A bis 13C wird ein erstes Zwischenschicht-Dielektrikum (ILD) 96 über der in den 12A bis 12C dargestellten Struktur aufgebracht. Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, plasmaverstärkte CVD (PECVD) oder FCVD, aufgebracht werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordodiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaxialen Source/Drain-Bereichen 92, den Masken 78 und den ersten Abstandselementen 81 angeordnet. Die CESL 94 kann ein dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, aufweisend eine andere Ätzrate als das Material des darüber angeordneten ersten ILD 96, enthalten.
  • In den 14A bis 14C kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, durchgeführt werden, um die obere Fläche des ersten ILD 96 an die oberen Flächen der Dummy-Gates 76 oder der Masken 78 anzugleichen. Der Planarisierungsprozess kann auch die Masken 78 an den Dummy-Gates 76 und Abschnitte der ersten Abstandselemente 81 entlang der Seitenwände der Masken 78 entfernen. Nach dem Planarisierungprozess sind obere Flächen der Dummy-Gates 76, der ersten Abstandselemente 81 und des ersten ILD 96 innerhalb der üblichen Prozessabweichungen auf einer Ebene angeordnet. Folglich sind die oberen Flächen der Dummy-Gates 76 durch das erste ILD 96 hindurch freigelegt worden. In einigen Ausführungsformen können die Masken 78 zurückbleiben, wobei der Planarisierungsprozess in diesem Fall die obere Fläche des ersten ILDs 96 mit der oberen Fläche der Masken 78 und der ersten Abstandselemente 81 auf eine Ebene bringt.
  • In den 15A bis 15C sind die Dummy-Gates 76 und die Masken 78, falls vorhanden, in einem oder mehreren Ätzschritten derart entfernt worden, dass dritte Vertiefungen 98 gebildet worden sind. Abschnitte der Dummy-Gate-Dielektrika 60 in den dritten Vertiefungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 60 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, bei welchem Reaktionsgas/e verwendet wird/werden, welche/s die Dummy-Gates 76 selektiv mit einer schnelleren Rate ätzt/ätzen als das erste ILD 96 oder die ersten Abstandselemente 81. Jede der dritten Vertiefungen 98 legt Abschnitte der Nanostrukturen 55, welche als Kanalbereiche in nachfolgend fertiggestellten Nano-FETs dienen, entweder frei und/oder überlagert diese. Abschnitte der Nanostrukturen 55, welche als die Kanalbereiche dienen, sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 92 angeordnet. Während der Entfernung können die Dummy-Gate-Dielektrika 60 als Ätzstoppschichten beim Ätzen der Dummy-Gate 76 verwendet werden. Die Dummy-Gate-Dielektrika 60 können dann nach der Entfernung der Dummy-Gates 76 entfernt werden.
  • In den 16A bis 16C sind die ersten Nanostrukturen 52 entfernt worden, wodurch sich die dritten Vertiefungen 98 verlängert haben. Die ersten Nanostrukturen 52 können entfernt werden, indem ein isotroper Ätzprozess, wie zum Beispiel Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln, welche gegenüber Materialien der ersten Nanostrukturen 52 selektiv sind, durchgeführt wird, während die zweiten Nanostrukturen 54, das Substrat 50 und die STI-Bereiche 58 im Vergleich zu den ersten Nanostrukturen 52 im Wesentlichen ungeätzt bleiben. In einigen Ausführungsformen, in welchen die ersten Nanostrukturen 52 zum Beispiel SiGe enthalten und die zweiten Nanostrukturen 54A - 54C zum Beispiel Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen dazu verwendet werden, die ersten Nanostrukturen 52 zu entfernen.
  • In den 17A bis 17C werden dielektrische Gate-Schichten 100 und Gate-Elektroden 102 als Ersatz-Gates gebildet. Die dielektrischen Gate-Schichten 100 werden konform in den dritten Vertiefungen 98 aufgebracht. Die dielektrischen Gate-Schichten 100 können an oberen Flächen und Seitenwänden des Substrats 50 und an oberen Flächen, Seitenwänden und unteren Flächen der zweiten Nanostrukturen 54 gebildet werden. Die dielektrischen Gate-Schichten 100 können auch an oberen Flächen des ersten ILDs 96, der CESL 94, der ersten Abstandselemente 81 und der STI-Bereiche 68 sowie an Seitenwänden der ersten Abstandselemente 81 und der ersten inneren Abstandselemente 90 aufgebracht werden.
  • Im Einklang mit einigen Ausführungsformen weisen die dielektrischen Gate-Schichten 100 eine oder mehrere dielektrische Schichten auf, wie zum Beispiel ein Oxid, ein Metalloxid, dergleichen oder Kombinationen davon. In einigen Ausführungsformen können die Gate-Dielektrika zum Beispiel eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht aufweisen. In einigen Ausführungsformen enthalten die dielektrischen Gate-Schichten 100 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die dielektrischen Gate-Schichten 100 einen k-Wert von mehr als ungefähr 7,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen daraus enthalten. Die Struktur der dielektrischen Gate-Schichten 100 kann im n-Bereich 50N und im p-Bereich 50P dieselbe sein oder sich unterscheiden. Die Verfahren zur Bildung der dielektrischen Gate-Schichten 100 können Molekularstrahlabscheidung (MBD), ALD, CVD, PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 102 werden jeweils über den dielektrischen Gate-Schichten 100 aufgebracht und füllen die verbleibenden Abschnitte der dritten Vertiefungen 98 aus. Die Gate-Elektroden 102 können einen metallischen Werkstoff, wie zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten daraus, enthalten. Obwohl in den 17A und 17C einschichtige Gate-Elektroden 102 dargestellt sind, können die Gate-Elektroden 102 zum Beispiel eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeitsabstimmschichten und ein Füllmaterial aufweisen. Eine beliebige Kombination der Schichten, welche die Gate-Elektroden 102 bilden, können im n-Bereich 50N zwischen benachbarten der zweiten Nanostrukturen 54 und zwischen den zweiten Nanostrukturen 54A und dem Substrat 50 aufgebracht werden, und können im p-Bereich 50P zwischen benachbarten der ersten Nanostrukturen 52 aufgebracht werden.
  • Die Bildung der dielektrischen Gate-Schichten 100 im n-Bereich 50N und im p-Bereich 50P kann gleichzeitig erfolgen, sodass die dielektrischen Gate-Schichten 100 in jedem der Bereiche aus denselben Materialien gebildet werden, und die Bildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 102 in jedem der Bereiche aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die dielektrischen Gate-Schichten 100 in jedem der Bereiche durch gesonderte Prozesse gebildet werden, sodass die dielektrischen Gate-Schichten 100 aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektroden 102 in jedem der Bereiche können durch gesonderte Prozesse gebildet werden, sodass die Gate-Elektroden 102 aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können dazu verwendet werden, bei Verwendung gesonderter Prozesse entsprechende Bereiche zu maskieren und freizulegen.
  • Nach dem Füllen der dritten Vertiefungen 98 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gate-Schichten 100 und des Materials der Gate-Elektroden 102 zu entfernen, wobei diese überschüssigen Abschnitte über der oberen Fläche des ersten ILD 96 angeordnet sind. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 102 und der dielektrischen Gate-Schichten 100 bilden somit Ersatz-Gate-Strukturen der entstehenden Nano-FETs. Die Gate-Elektroden 102 und die dielektrischen Gate-Schichten 100 können zusammen als „Gate-Strukturen“ bezeichnet werden.
  • In den 18A bis 18C werden die Gate-Strukturen (mit den dielektrischen Gate-Schichten 100 und den jeweils darüber angeordneten Gate-Elektroden 102) derart vertieft, dass sich Vertiefungen direkt über den Gate-Strukturen und zwischen gegenüberliegenden Abschnitten der ersten Abstandselemente 81 bilden. Gate-Masken 104 aufweisend eine oder mehrere Schichten aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, werden in die Vertiefungen gefüllt, gefolgt von einem Planarisierungsprozess zum Entfernen überschüssiger Abschnitte des dielektrischen Materials, welche sich über das erste ILD 96 hinaus erstrecken. Anschließend gebildete Gate-Kontakte (wie zum Beispiel die Gate-Kontakte 114, welche nachfolgend unter Bezugnahme auf die 20A bis 20C erörtert werden) durchdringen die Gate-Masken 104, um die oberen Flächen der vertieften Gate-Elektroden 102 zu kontaktieren.
  • Wie durch die 18A bis 18C ferner dargestellt, wird ein zweites ILD 106 über dem ersten ILD 96 und über den Gate-Masken 104 aufgebracht. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film gebildet durch FCVD. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, aufgebracht werden.
  • In den 19A bis 19C sind das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 derart geätzt worden, dass sie vierte Vertiefungen 108 bilden, welche Flächen der epitaxialen Source-/Drain-Bereiche 92 und/oder der Gate-Strukturen freilegen. Die vierten Vertiefungen 108 können durch Ätzen unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, gebildet werden. In einigen Ausführungsformen können die vierten Vertiefungen 108 unter Verwendung eines ersten Ätzprozesses durch das zweite ILD 106 und das erste ILD 96 geätzt werden; können unter Verwendung eines zweiten Ätzprozesses durch die Gate-Masken 104 geätzt werden; und können dann unter Verwendung eines dritten Ätzprozesses durch die CESL 94 geätzt werden. Eine Maske, wie zum Beispiel ein Fotolack, kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Abschnitte der zweiten ILD 106 gegen den ersten Ätzprozess und den zweiten Ätzprozess zu maskieren. In einigen Ausführungsformen kann der Ätzprozess überätzen, wodurch sich die vierten Vertiefungen 108 in die epitaxialen Source-/Drain-Bereiche 92 und/oder die Gate-Strukturen erstrecken, und ein Boden der vierten Vertiefungen 108 kann auf einer Ebene mit den epitaxialen Source-/Drain-Bereichen 92 und/oder den Gate-Strukturen (zum Beispiel auf derselben Ebene oder aufweisend einen selben Abstand vom Substrat 50) oder tiefer (zum Beispiel näher am Substrat 50) als dieselben angeordnet sein. Obwohl 19C die vierten Vertiefungen 108 darstellt, als legten sie die epitaxialen Source-/Drain-Bereiche 92 und die Gate-Strukturen in einem selben Querschnitt frei, können in verschiedenen Ausführungsformen die epitaxialen Source-/Drain-Bereiche 92 und die Gate-Strukturen in unterschiedlichen Querschnitten freigelegt sein, wodurch das Risiko von Kurzschlüssen mit anschließend gebildeten Kontakten verringert wird.
  • Nach dem Bilden der vierten Vertiefungen 108 werden erste Silizidbereiche 110 über den epitaxialen Source-/Drain-Bereichen 92 gebildet. In einigen Ausführungsformen werden die ersten Silizidbereiche 110 gebildet, indem zunächst ein Metall (nicht eigens dargestellt) über den freigelegten Abschnitten der epitaxialen Source-/Drain-Bereiche 92 aufgebracht wird, welches in der Lage ist, mit den Halbleitermaterialien der darunter angeordneten epitaxialen Source-/Drain-Bereiche 92 (zum Beispiel Silizium, Silizium-Germanium, Germanium) zu reagieren, um Silizid- oder Germanidbereiche zu bilden, wie zum Beispiel Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder deren Legierungen, bevor ein thermischer Temperprozess durchgeführt wird, um die ersten Silizidbereiche 110 zu bilden. Die nicht umgesetzten Abschnitte des aufgebrachten Metalls werden dann entfernt, zum Beispiel durch einen Ätzprozess. Obwohl die ersten Silizidbereiche 110 als Silizidbereiche bezeichnet werden, können die ersten Silizidbereiche 110 auch Germanidbereiche, oder Siliziumgermanidbereiche (zum Beispiel Bereiche, welche Silizid und Germanid enthalten) sein. In einer Ausführungsform enthalten die ersten Silizidbereiche 110 TiSi und weisen eine Dicke in einem Bereich von zwischen ungefähr 2 nm und ungefähr 10 nm auf.
  • In den 20A bis 20C sind Source-/Drain-Kontakte 112 und Gate-Kontakte 114 (auch als Kontaktanschlüsse bezeichnet) in den vierten Vertiefungen 108 gebildet worden. Die Source-/Drain-Kontakte 112 und die Gate-Kontakte 114 können jeweils eine oder mehrere Schichten, wie zum Beispiel Barriereschichten, Diffusionsschichten und Füllmaterialien aufweisen. Zum Beispiel weisen die Source-/Drain-Kontakte 112 und die Gate-Kontakte 114 in einigen Ausführungsformen jeweils eine Barriereschicht und ein leitfähiges Material auf, und sind jeweils mit einem darunter angeordneten leitfähigen Merkmal (zum Beispiel einer Gate-Elektrode 102 und/oder einem ersten Silizidbereich 110) elektrisch gekoppelt. Die Gate-Kontakte 114 werden mit den Gate-Elektroden 102 elektrisch gekoppelt, und die Source-/Drain-Kontakte 112 werden mit den ersten Silizidbereichen 110 elektrisch gekoppelt. Die Barriereschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von Flächen des zweiten ILD 106 zu entfernen. Die epitaxialen Source-/Drain-Bereiche 92, die zweiten Nanostrukturen 54 und die Gate-Strukturen (mit den dielektrischen Gate-Schichten 100 und den Gate-Elektroden 102) können zusammen als Transistorstrukturen 109 bezeichnet werden. Eine erste Interconnect-Struktur (wie zum Beispiel die vorderseitige Interconnect-Struktur 120, welche nachfolgend unter Bezugnahme auf die 21A bis 21C erörtert wird) kann über einer Vorderseite der Transistorstrukturen 109 gebildet werden, und eine zweite Interconnect-Struktur (wie zum Beispiel die rückseitige Interconnect-Struktur 164, welche nachfolgend unter Bezugnahme auf die 36A bis 36C erörtert wird) kann über einer Rückseite der Transistorstrukturen 109 gebildet werden. Obwohl die Transistorstrukturen 109 beschrieben sind, als wiesen sie Nano-FETs auf, können andere Ausführungsformen Transistorstruktur 109 aufweisen, welche andere Arten von Transistoren (zum Beispiel planare FETs, FinFETs, Dünnfilmtransistoren (TFTs) oder dergleichen) aufweisen.
  • Obwohl die 20A bis 20C einen Source-/Drain-Kontakte 112 darstellen, welcher sich zu jedem der epitaxialen Source-/Drain-Bereiche 92 erstreckt, können die Source-/Drain-Kontakte 112 bei bestimmten der epitaxialen Source-/Drain-Bereiche 92 weggelassen werden. Wie nachfolgend ausführlicher erklärt, können leitfähige Merkmale (zum Beispiel rückseitige Durchkontaktierungen oder Stromschienen) anschließend zum Beispiel durch eine Rückseite eines oder mehrerer der Source-/Drain-Bereiche 92 angebracht werden. Für die betreffenden epitaxialen Source-/Drain-Bereiche 92 können die Source-/Drain-Kontakte 112 weggelassen werden oder können Dummy-Kontakte sein, welche nicht mit irgendwelchen darüber angeordneten Leiterbahnen (wie zum Beispiel den ersten leitfähigen Merkmalen 122, welche nachfolgend unter Bezugnahme auf die 21A bis 21C erörtert werden) elektrisch verbunden sind.
  • 20D stellt eine Querschnittsansicht entlang des Querschnitts C-C' von 1 einer Vorrichtung im Einklang mit einigen Ausführungsformen dar. Die Ausführungsform von 20D kann ähnlich den oben unter Bezugnahme auf die 20A bis 20C beschriebenen Ausführungsformen sein, wobei dieselben Bezugsziffern dieselben Elemente, welche unter Verwendung derselben Prozesse gebildet werden, kennzeichnen. Jedoch können die Source-/Drain-Kontakte 112 in 20D eine Verbundstruktur aufweisen und können jeweils einen ersten Kontakt 112A im ersten ILD 96 und einen zweiten Kontakt 112B im zweiten ILD 106 aufweisen. In einigen Ausführungsformen können die ersten Kontakte 112A im ersten ILD 96 gebildet werden, bevor das zweite ILD 106 aufgebracht wird. Die ersten Kontakte 112A können von den oberen Flächen des ersten ILD 96 vertieft werden. Nachdem die ersten Kontakte 112A vertieft worden sind, können Isoliermasken 117 aufgebracht werden, um die ersten Kontakte 112A abzudecken. Die ersten Kontakte 112A können Wolfram (W), Ruthenium (Ru), Kobalt (Co), Kupfer (Cu), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Molybdän (Mo), Nickel (Ni), Kombinationen davon oder dergleichen enthalten und können Dicken (zum Beispiel gemessen zwischen gegenüberliegenden Seitenwänden) im Bereich von ungefähr 1 nm bis ungefähr 50 nm aufweisen. Die Isoliermasken 117 können Siliziumoxid (SiO), Hafniumsilizid (HfSi), Siliziumoxykarbid (SiOC), Aluminiumoxid (AlO), Zirkoniumsilizid (ZrSi), Aluminiumoxynitrid (AlON), Zirkoniumoxid (ZrO), Hafniumoxid (HfO), Titanoxid (TiO), Zirkonium-Aluminiumoxid (ZrAlO), Zinkoxid (ZnO), Tantaloxid (TaO), Lanthanoxid (LaO), Yttriumoxid (YO), Tantalkarbonitrid (TaCN), Siliziumnitrid (SiN), Siliziumoxykarbonitrid (SiOCN), Silizium (Si), Zirkoniumnitrid (ZrN), Siliziumkarbonitrid (SiCN), Kombinationen davon oder dergleichen enthalten. In einigen Ausführungsformen kann sich ein Material der Isoliermasken 117 von einem Material der Gate-Masken 104 unterscheiden, sodass die Isoliermasken 117 und die Gate-Masken 104 selektiv zueinander geätzt werden können. Auf diese Weise können die zweiten Kontakte 112B und die Gate-Kontakte 114 unabhängig voneinander gebildet werden.
  • Anschließend wird das zweite ILD 106 über den Isoliermasken 117 und den ersten Kontakten 112A aufgebracht, wie oben beschrieben. Nachdem das zweite ILD 106 aufgebracht worden ist, könne die zweiten Kontakte 112B derart gebildet werden, dass sie sich durch das zweite ILD 106 und die Isoliermasken 117 erstrecken und mit den ersten Kontakten 112A elektrisch gekoppelt werden. Die zweiten Kontakte 112B können sich ferner teilweise in die ersten Kontakte 112A erstrecken und in diese eingebettet werden. Die zweiten Kontakte 112B können Wolfram (W), Ruthenium (Ru), Kobalt (Co), Kupfer (Cu), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Molybdän (Mo), Nickel (Ni), Kombinationen davon oder dergleichen enthalten und können Dicken (zum Beispiel gemessen zwischen gegenüberliegenden Seitenwänden) im Bereich von ungefähr 1 nm bis ungefähr 50 nm aufweisen. Die Dicken der zweiten Kontakte 112B können dieselben sein, wie jene der ersten Kontakte 112A, oder sich von diesen unterschieden, und die Materialien der zweiten Kontakte können dieselben sein, wie jene der ersten Kontakte 112A, oder sich von diesen unterscheiden. Somit können die Verbund-Source-/Drain-Kontakte 112, welche die ersten Kontakte 112A und die zweiten Kontakte 112B aufweisen, gebildet werden. Die folgenden Prozessschritte werden zur Veranschaulichung unter Bezugnahme auf die Ausführungsform der 20A bis 20C beschrieben; es versteht sich jedoch, dass sie ebenso auf die Ausführungsform von 20D anwendbar sind. In einigen Ausführungsformen sind auch andere Gestaltungen des Source-/Drain-Kontakts 112 möglich.
  • Die 21A bis 37C stellen Zwischenstufen der Bildung vorderseitiger Interconnect-Strukturen und rückseitiger Interconnect-Strukturen an den Transistorstrukturen 109 dar. Die vorderseitigen Interconnect-Strukturen und die rückseitigen Interconnect-Strukturen können jeweils leitfähige Merkmale aufweisen, welche mit den Nano-FETs, welche am Substrat 50 gebildet sind, elektrisch verbunden sind. In den 21A bis 37C, stellen Figuren mit dem Zusatz „A“ eine Querschnittsansicht entlang der Linie A-A' von 1A dar, Figuren mit dem Zusatz „B“ stellen eine Querschnittsansicht entlang der Linie B-B' von 1A dar, und Figuren mit dem Zusatz „C“ stellen eine Querschnittsansicht entlang der Linie C-C' von 1A dar. Die in den 21A bis 37C beschriebenen Prozessschritte können sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P angewendet werden. Wie oben erwähnt kann ein rückseitiges leitfähiges Merkmal (zum Beispiel eine rückseitige Durchkontaktierung oder eine Stromschiene) mit einem oder mehreren der epitaxialen Source-/Drain-Bereiche 92 verbunden werden. Somit können die Source-/Drain-Kontakte 112 bei den epitaxialen Source-/Drain-Bereichen 92 optional auch weggelassen werden.
  • In den 21A bis 21C wird eine vorderseitige Interconnect-Struktur 120 am zweiten ILD 106 gebildet. Die vorderseitige Interconnect-Struktur 120 kann als eine vorderseitige Interconnect-Struktur bezeichnet werden, da sie an einer Vorderseite der Transistorstrukturen 109 (zum Beispiel einer Seite der Transistorstrukturen 109 gegenüber dem Substrat 50, an welchem die Transistorstrukturen 109 gebildet werden) gebildet wird.
  • Die vorderseitige Interconnect-Struktur 120 kann eine oder mehrere Schichten erster leitfähiger Merkmale 122 gebildet in einer oder mehreren gestapelten ersten dielektrischen Schichten 124 aufweisen. Jede der gestapelten ersten dielektrischen Schichten 124 kann ein dielektrisches Material, wie zum Beispiel ein dielektrisches Material mit niedrigem k-Wert, ein dielektrisches Material mit besonders niedrigem k-Wert (ELK) oder dergleichen, enthalten. Die ersten dielektrischen Schichten 124 können unter Verwendung eines geeigneten Prozesses, wie zum Beispiel CVD, ALD, PVD, PECVD oder dergleichen, aufgebracht werden.
  • Die ersten leitfähigen Merkmale 122 können Leiterbahnen und leitfähige Durchkontaktierungen, welche die Schichten von Leiterbahnen miteinander verbinden, aufweisen. Die leitfähigen Durchkontaktierungen können sich jeweils durch entsprechende der ersten dielektrischen Schichten 124 erstrecken, um vertikale Verbindungen zwischen Schichten der Leiterbahnen bereitzustellen. Die ersten leitfähigen Merkmale 122 können durch einen beliebigen annehmbaren Prozess, wie zum Beispiel einen Damaszenerprozess, einen Doppeldamaszenerprozess oder dergleichen, gebildet werden.
  • In einigen Ausführungsformen können die ersten leitfähigen Merkmale 122 unter Verwendung eines Damaszenerprozesses gebildet werden, in welchem eine entsprechende erste dielektrische Schicht 124 unter Verwendung einer Kombination aus Fotolithografie- und Ätztechniken strukturiert wird, um Gräben zu bilden, welche der gewünschten Struktur der ersten leitfähigen Merkmale 122 entsprechen. Eine optionale Diffusionsbarriere und/oder eine optionale Haftschicht kann/können aufgebracht werden, und die Gräben können dann mit einem leitfähigen Material gefüllt werden. Geeignete Materialien für die Barriereschicht umfassen Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, Kombinationen davon oder dergleichen, und geeignete Materialien für das leitfähige Material umfassen Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. In einer Ausführungsform können die ersten leitfähigen Merkmale 122 durch Aufbringen einer Impfschicht aus Kupfer oder einer Kupferlegierung und Füllen der Gräben durch Elektroplattieren gebildet werden. Ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen kann dazu verwendet werden, überschüssiges leitfähiges Material von einer Oberfläche der betreffenden ersten dielektrischen Schicht 124 zu entfernen und die Flächen der ersten dielektrischen Schicht 124 und der ersten leitfähigen Merkmale 122 für eine nachfolgende Bearbeitung zu planarisieren.
  • Die 21A bis 21C stellen fünf Schichten der ersten leitfähigen Merkmale 122 und der ersten dielektrischen Schichten 124 in der vorderseitigen Interconnect-Struktur 120 dar. Es versteht sich jedoch, dass die vorderseitige Interconnect-Struktur 120 eine beliebige Anzahl erster leitfähiger Merkmale 122 angeordnet in einer beliebigen Anzahl erster dielektrischer Schichten 124 aufweisen kann. Die vorderseitige Interconnect-Struktur 120 kann mit den Gate-Kontakten 114 und den Source-/Drain-Kontakten 112 elektrisch verbunden werden, um Funktionsschaltungen zu bilden. In einigen Ausführungsformen können die Funktionsschaltungen, welche durch die vorderseitige Interconnect-Struktur 120 gebildet werden, Logikschaltungen, Speicherschaltungen, Bildsensorschaltungen oder dergleichen aufweisen.
  • In den 22A bis 22C wird ein Trägersubstrat 180 durch eine erste Bondungsschicht 182A und eine zweite Bondungsschicht 182B (welche gemeinsam als eine Bondungsschicht 182 bezeichnet werden) an eine obere Fläche der vorderseitigen Interconnect-Struktur 120 gebondet. Das Trägersubstrat 180 kann ein Glasträgersubstrat, ein Keramikträgersubstrat, ein Wafer (zum Beispiel ein Siliziumwafer) oder dergleichen sein. Das Trägersubstrat 180 kann während nachfolgenden Bearbeitungsschritten und in der fertiggestellten Vorrichtung eine strukturelle Unterstützung bereitstellen.
  • In verschiedenen Ausführungsformen kann das Trägersubstrat 180 unter Verwendung einer geeigneten Technik, wie zum Beispiel einer Bondung von Dielektrikum an Dielektrikum oder dergleichen, an die vorderseitige Interconnect-Struktur 120 gebondet werden. Die Bondung von Dielektrikum an Dielektrikum kann das Aufbringen der ersten Bondungsschicht 182A an der vorderseitigen Interconnect-Struktur 120 umfassen. In einigen Ausführungsformen enthält die erste Bondungsschicht 182A Siliziumoxid (zum Beispiel ein hochdichtes Plasmaoxid (HDP-Oxid) oder dergleichen), welches durch CVD, ALD, PVD oder dergleichen aufgebracht wird. Die zweite Bondungsschicht 182B kann ebenfalls eine Oxidschicht aufweisen, welche vor der Bondung, zum Beispiel unter Verwendung von CVD, ALD, PVD, thermischer Oxidation oder dergleichen, an einer Fläche des Trägersubstrats 180 gebildet wird. Andere geeignete Materialien können für die erste Bondungsschicht 182A und die zweite Bondungsschicht 182B verwendet werden.
  • Der Prozess der Bondung von Dielektrikum an Dielektrikum kann ferner die Anwendung einer Oberflächenbehandlung entweder der ersten Bondungsschicht 182A oder der zweiten Bondungsschicht 182B oder beider umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (zum Beispiel eine Spülung mit entionisiertem Wasser oder dergleichen) umfassen, welcher an einer oder mehreren der Bondungsschichten 182 angewendet wird. Dann wird das Trägersubstrat 180 auf die vorderseitige Interconnect-Struktur 120 ausgerichtet und die beiden werden aneinandergepresst, um eine Vorbondung des Trägersubstrats 180 an die vorderseitige Interconnect-Struktur 120 zu initiieren. Die Vorbondung kann bei Raumtemperatur (zum Beispiel zwischen ungefähr 21° C und ungefähr 25° C) durchgeführt werden. Nach der Vorbondung kann ein Temperprozess zum Beispiel durch Erwärmen der vorderseitigen Interconnect-Struktur 120 und des Trägersubstrats 180 auf eine Temperatur von ungefähr 170° C angewendet werden.
  • Ferner kann nach der Bondung des Trägersubstrats 180 an die vorderseitige Interconnect-Struktur 120 die Vorrichtung in den 22A bis 22C umgedreht werden, sodass eine Rückseite der Transistorstrukturen 109 nach oben zeigt. Die Rückseite der Transistorstrukturen 109 kann eine Seite gegenüber der Vorderseite der Transistorstrukturen 109 bezeichnen.
  • In den 23A bis 23C kann ein Verdünnungsprozess auf die Rückseite des Substrats 50 angewendet werden. Der Verdünnungsprozess kann einen Planarisierungsprozess (zum Beispiel ein mechanisches Schleifen, ein CMP oder dergleichen), einen Rückätzprozess, eine Kombination davon oder dergleichen umfassen. Der Verdünnungsprozess kann Flächen der ersten epitaxialen Materialien 91 gegenüber der Vorderseite der Interconnect-Struktur 120 freilegen. Ferner kann nach dem Verdünnungsprozess ein Abschnitt des Substrats 50 über den Gate-Strukturen (zum Beispiel den Gate-Elektroden 102 und den dielektrischen Gate-Schichten 100) und den Nanostrukturen 55 verbleiben. Wie in den 23A bis 23C dargestellt, können rückseitige Flächen des Substrats 50, der ersten epitaxialen Materialien 91, der STI-Bereiche 68 und der Finnen 66 nach dem Verdünnungsprozess auf derselben Ebene angeordnet sein.
  • In den 24A bis 24C sind verbleibende Abschnitte der Finnen 66 und des Substrats 50 entfernt und durch eine zweite dielektrische Schicht 125 ersetzt worden. Die Finnen 66 und das Substrat 50 können unter Verwendung eines geeigneten Ätzprozesses, wie zum Beispiel eines isotropen Ätzprozesses (zum Beispiel eines Nassätzprozesses), eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen, geätzt werden. Der Ätzprozess kann selektiv für das Material der Finnen 66 und des Substrats 50 sein (zum Beispiel das Material der Finnen 66 und des Substrats 50 mit einer höheren Geschwindigkeit ätzen als das Material der STI-Bereiche 68, der dielektrischen Gate-Schichten 100, der epitaxialen Source-/Drain-Bereiche 92 und der ersten epitaxialen Materialien 91). Nach dem Ätzen der Finnen 66 und des Substrats 50 können Flächen der STI-Bereiche 68, der dielektrischen Gate-Schichten 100, der epitaxialen Source-/Drain-Bereiche 92 und der ersten epitaxialen Materialien 91 freigelegt sein.
  • Die zweite dielektrische Schicht 125 wird dann an der Rückseite der Transistorstrukturen 109 in Vertiefungen gebildet durch das Entfernen der Finnen 66 und des Substrats 50 aufgebracht. Die zweite dielektrische Schicht 125 kann über den STI-Bereichen 68, den dielektrischen Gate-Schichten 100 und den epitaxialen Source-/Drain-Bereichen 92 aufgebracht werden. Die zweite dielektrische Schicht 125 kann mit Flächen der STI-Bereiche 68, der dielektrischen Gate-Schichten 100, der epitaxialen Source-/Drain-Bereiche 92 und der ersten epitaxialen Materialien 91 physisch in Kontakt sein. Die zweite dielektrische Schicht 125 kann im Wesentlichen gleich dem zweiten ILD 106 sein, welches oben unter Bezugnahme auf die 18A bis 18C beschrieben worden ist. Zum Beispiel kann die zweite dielektrische Schicht 125 aus einem ähnlichen Material und unter Verwendung eines ähnlichen Prozesses gebildet werden, wie das zweite ILD 106. Wie in den 24A bis 24C dargestellt, kann ein CMP-Prozess oder dergleichen dazu verwendet werden, Material der zweiten dielektrischen Schicht 125 derart zu entfernen, dass obere Flächen der zweiten dielektrischen Schicht 125 auf einer Ebene mit oberen Flächen der STI-Bereiche 68 und der ersten epitaxialen Materialien 91 angeordnet sind.
  • In den 25A bis 25C sind die ersten epitaxialen Materialien 91 entfernt worden, um fünfte Vertiefungen 128 zu bilden, und zweite Silizidbereiche 129 wurden in den fünften Vertiefungen 128 gebildet. Die ersten epitaxialen Materialien 91 können durch einen geeigneten Ätzprozess entfernt werden, welcher ein isotroper Ätzprozess, wie zum Beispiel ein Nassätzprozess, sein kann. Der Ätzprozess kann eine hohe Ätzselektivität für Werkstoffe der ersten epitaxialen Materialien 91 aufweisen. Somit können die ersten epitaxialen Materialien 91 im Wesentlichen entfernt werden, ohne Materialien der zweiten dielektrischen Schicht 125, der STI-Bereiche 68 oder der epitaxialen Source-/Drain-Bereiche 92 zu entfernen. Die fünften Vertiefungen 128 können Seitenwände der STI-Bereiche 68, rückseitige Flächen der epitaxialen Source-/Drain-Bereiche 92 und Seitenwände der zweiten dielektrischen Schicht 125 freilegen.
  • Zweite Silizidbereiche 129 können dann in den fünften Vertiefungen 128 an Rückseiten der epitaxialen Source-/Drain-Bereiche 92 gebildet werden. Die zweiten Silizidbereiche 129 können ähnlich den ersten Silizidbereichen 110 sein, welche oben unter Bezugnahme auf die 19A bis 19C beschrieben worden sind. Zum Beispiel können die zweiten Silizidbereiche 129 aus einem ähnlichen Material und unter Verwendung eines ähnlichen Prozesses gebildet werden, wie die ersten Silizidbereiche 110.
  • In den 26A bis 26C sind rückseitige Durchkontaktierungen 130 in den fünften Vertiefungen 128 gebildet worden. Die rückseitigen Durchkontaktierungen 130 können sich durch die zweite dielektrische Schicht 125 und die STI-Bereiche 68 erstrecken und können durch die zweiten Silizidbereiche 129 mit den epitaxialen Source-/Drain-Bereichen 92 elektrisch gekoppelt werden. Die rückseitigen Durchkontaktierungen 130 können ähnlich den Source-/Drain-Kontakten 112, welche oben unter Bezugnahme auf die 20A bis 20C beschrieben worden sind, sein. Zum Beispiel können die rückseitigen Durchkontaktierungen 130 aus einem ähnlichen Material und unter Verwendung eines ähnlichen Prozesses gebildet werden, wie die Source-/Drain-Kontakte 112. Die rückseitigen Durchkontaktierungen 130 können Kobalt (Co), Wolfram (W), Ruthenium (Ru), Aluminium (Al), Molybdän (Mo), Titan (Ti), Titannitrid (TiN), Titansilizid (TiSi), Kobaltsilizid (CoSi), Nickelsilizid (NiSi), Kupfer (Cu), Tantalnitrid (TaN), Nickel (Ni), Titan-Siliziumnitrid (TiSiN), Kombinationen davon, oder dergleichen enthalten.
  • 26D stellt eine Querschnittsansicht entlang des Querschnitts C-C' von 1 einer Vorrichtung im Einklang mit einigen Ausführungsformen dar. Die Ausführungsform von 26D kann ähnlich den oben unter Bezugnahme auf die 26A bis 26C beschriebenen Ausführungsformen sein, wobei dieselben Bezugsziffern dieselben Elemente, welche unter Verwendung derselben Prozesse gebildet werden, kennzeichnen. Jedoch weisen in 26D die epitaxialen Source-/Drain-Bereiche 92X, mit welchen die rückseitigen Durchkontaktierungen 130 elektrisch gekoppelt sind, geringere Höhen aufweisen als die epitaxialen Source-/Drain-Bereiche 92Y, mit welchen die rückseitigen Durchkontaktierungen 130 nicht elektrisch gekoppelt sind. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92X während der Bildung der fünften Vertiefungen 128, welche oben unter Bezugnahme auf die 25A bis 25C erörtert worden sind, rückgeätzt werden. Somit können die epitaxialen Source-/Drain-Bereiche 92X, mit welchen die rückseitigen Durchkontaktierungen 130 elektrisch gekoppelt sind, geringere Höhen aufweisen als die epitaxialen Source-/Drain-Bereiche 92Y, mit welchen die rückseitigen Durchkontaktierungen 130 nicht elektrisch gekoppelt sind. Die zweiten Silizidbereich 129 und die rückseitigen Durchkontaktierungen 130 können dann über den epitaxialen Source-/Drain-Bereichen 92A gebildet werden, wie oben beschrieben.
  • In den 27A bis 27C ist eine dritte dielektrische Schicht 132 über der zweiten dielektrischen Schicht 125, den STI-Bereichen 68 und den rückseitigen Durchkontaktierungen 130 gebildet worden, und ein Fotolack 134 ist über der dritten dielektrischen Schicht 132 gebildet und strukturiert worden. Die dritte dielektrische Schicht 132 kann ein dielektrisches Material oder ein Isoliermaterial, wie zum Beispiel Siliziumnitrid (SiN), Siliziumoxykarbid (SiOC), Aluminiumoxid (AlOx), Kombinationen oder Mehrfachschichten davon oder dergleichen enthalten. Die dritte dielektrische Schicht 132 kann unter Verwendung eines geeigneten Prozesses, wie zum Beispiel CVD, ALD, PVD, PECVD oder dergleichen, aufgebracht werden. Die dritte dielektrische Schicht 132 kann eine Dicke von ungefähr 10 nm bis ungefähr 25 nm aufweisen. Der Fotolack 134 kann unter Verwendung eines geeigneten Prozesses, wie zum Beispiel eines Aufschleuderprozesses, aufgebracht und unter Verwendung geeigneter Lithografietechniken strukturiert werden. Der Fotolack 134 kann derart strukturiert werden, dass er sechste Vertiefungen 136 bildet, welche Abschnitte einer oberen Fläche der dritten dielektrischen Schicht 132 freilegen.
  • In den 28A bis 28C wird eine Struktur des Fotolack 134 unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel Nass- oder Trockenätzung, RIE, NBE, dergleichen oder einer Kombination davon, auf die dritte dielektrische Schicht 132 übertragen. Das Ätzen kann anisotrop erfolgen. Folglich werden die sechsten Vertiefungen 136 auf die dritte dielektrische Schicht 132 übertragen. Wie in den 28A bis 28C ersichtlich, kann ferner ein Fotolack 134 durch einen annehmbaren Prozess, wie zum Beispiel einen Nassätzprozess, einen Trockenätzprozess, einen Planarisierungsprozess, Kombinationen davon oder dergleichen, entfernt werden.
  • In den 29A bis 29C ist eine leitfähige Schicht 140 und ein Füllmaterial 142 in den sechsten Vertiefungen 136 und über der dritten dielektrischen Schicht 132 aufgebracht worden, um Leiterbahnen 143 zu bilden. Die leitfähige Schicht 140 kann eine Impfschicht, eine Haftschicht, eine Diffusionssperrschicht, Kombinationen oder Mehrfachschichten davon oder dergleichen sein. Die leitfähige Schicht 140 kann optional sein und kann in einigen Ausführungsformen weggelassen werden. Die leitfähige Schicht 140 kann ein Material, wie zum Beispiel Kobalt (Co), Wolfram (W), Ruthenium (Ru), Aluminium (Al), Molybdän (Mo), Titan (Ti), Titannitrid (TiN), Titansilizid (TiSi), Kobaltsilizid (CoSi), Nickelsilizid (NiSi), Kupfer (Cu), Tantalnitrid (TaN), Nickel (Ni), Titan-Siliziumnitrid (TiSiN), Kombinationen davon, oder dergleichen, enthalten. Die leitfähige Schicht 140 kann eine Dicke von ungefähr 0,5 nm bis ungefähr 10 nm aufweisen. Die leitfähige Schicht 140 kann zum Beispiel unter Verwendung von CVD, ALD, PVD oder dergleichen gebildet werden. Das Füllmaterial 142 kann ein Material, wie zum Beispiel Kobalt (Co), Wolfram (W), Ruthenium (Ru), Aluminium (Al), Molybdän (Mo), Titan (Ti), Titannitrid (TiN), Titansilizid (TiSi), Kobaltsilizid (CoSi), Nickelsilizid (NiSi), Kupfer (Cu), Tantalnitrid (TaN), Nickel (Ni), Titan-Siliziumnitrid (TiSiN), Kombinationen davon oder dergleichen, enthalten. Das Füllmaterial 142 kann eine Dicke von ungefähr 0,5 nm bis ungefähr 10 nm aufweisen. Das Füllmaterial 142 kann zum Beispiel unter Verwendung von CVD, ALD, PVD, Plattierung oder dergleichen gebildet werden. Ein Planarisierungsprozess (zum Beispiel ein CMP, ein Schleifen, eine Rückätzung oder dergleichen) kann durchgeführt werden, um überschüssige Abschnitte der leitfähigen Schicht 140 und des Füllmaterials 142, wie zum Beispiel Abschnitte der leitfähigen Schicht 140 und des Füllmaterials 142 gebildet über der dritten dielektrischen Schicht 132, zu entfernen. Somit können obere Flächen der leitfähigen Schicht 140 und des Füllmaterials 142 auf einer Ebene mit oberen Flächen der dritten dielektrischen Schicht 132 angeordnet sein.
  • In einigen Ausführungsformen sind die Leiterbahnen 143 Stromschienen, welche Leiterbahnen zum elektrischen Verbinden der epitaxialen Source-/Drain-Bereiche 92 mit einer Referenzspannung, einer Versorgungsspannung oder dergleichen sind. Durch Anordnen von Stromschienen an einer Rückseite des entstehenden Halbleiter-Dies statt an einer Vorderseite des Halbleiter-Dies können Vorteile erzielt werden. Zum Beispiel kann eine Gate-Dichte der Nano-FETs und/oder eine Interconnect-Dichte der vorderseitigen Interconnect-Struktur 120 erhöht werden. Ferner können auf der Rückseite des Halbleiter-Dies breitere Stromschienen untergebracht werden, was den Widerstand verringert und die Effizienz der Stromzuführung zu den Nano-FETs erhöht. Zum Beispiel kann eine Breite der Leiterbahnen 143 mindestens das Doppelte einer Breite von Leiterbahnen der ersten Ebene (zum Beispiel der ersten leitenden Merkmale 122) der vorderseitigen Interconnect-Struktur 120 aufweisen. Wie nachfolgend ausführlicher erörtert, können in derselben Schicht wie die Leiterbahnen 143 ferner Luftabstandselemente zwischen jeweils benachbarten der Leiterbahnen 143 gebildet werden. Die Luftabstandselemente können die Leiterbahnen 143 voneinander isolieren, wodurch sie die Kopplungskapazität verringern. Ferner ermöglicht die verbesserte Isolierung eine Verwendung größerer Vorrichtungsgeschwindigkeiten, was die Vorrichtungsleistung erhöht.
  • In den 30A bis 30C ist ein Rückätzprozess an der dritten dielektrischen Schicht 132 vorgenommen worden. Der Rückätzprozess kann eine hohe Ätzselektivität gegenüber den Materialien der dritten dielektrischen Schicht 132 aufweisen, sodass die dritte dielektrische Schicht 132 im Wesentlichen geätzt wird, ohne die Leiterbahnen 143 zu entfernen. Der Rückätzprozess kann ein anisotroper Trockenätzprozess sein. In einigen Ausführungsformen kann der Rückätzprozess Ätzmittel, wie zum Beispiel C4F6 benutzen, welche mit Wasserstoff (H2), Sauerstoff (O2), Kombinationen davon oder dergleichen gemischt werden können. Die Ätzmittel können mit einer Durchflussrate von ungefähr 5 sccm (Standardkubikmeter) bis ungefähr 200 sccm zugeführt werden. Der Rückätzprozess kann in einer Kammer bei einem Druck von ungefähr 1 mTorr bis ungefähr 100 mTorr für eine Dauer von ungefähr 5 Sekunden bis ungefähr 60 Sekunden mit einer Vorspannung von ungefähr 200 V bis ungefähr 1.000 V und mit einer Plasmaleistung von ungefähr 50 W bis ungefähr 250 W durchgeführt werden. In einigen Ausführungsformen können Abschnitte der dritten dielektrischen Schicht 132 nach dem Rückätzprozess zurückbleiben. Zum Beispiel kann die dritte dielektrische Schicht 132 nach dem Rückätzprozess eine Dicke T1 im Bereich von ungefähr 0,5 nm bis ungefähr 5 nm aufweisen. In einigen Ausführungsformen kann der Rückätzprozess die dritte dielektrische Schicht 132 vollständig entfernen und kann Flächen der STI-Bereiche 68 und der zweiten dielektrischen Schicht 125 freilegen.
  • In den 31A bis 31C ist eine vierte dielektrische Schicht 144 über der Struktur der 30A bis 30C gebildet worden. Die vierte dielektrische Schicht 144 kann über Rückseitenflächen der dritten dielektrischen Schicht 132, über Seitenwänden und Rückseitenflächen der leitfähigen Schicht 140, und über Rückseitenfläche des Füllmaterials 142 aufgebracht werden. Die vierte dielektrische Schicht 144 kann dielektrische Materialien, wie zum Beispiel Siliziumkarbid (SiC), Lanthanoxid (LaO), Aluminiumoxid (AlO), Aluminiumoxynitrid (AlON), Zirkoniumoxid (ZrO), Hafniumoxid (HfO), Siliziumnitrid (SiN), Silizium (Si), Zinkoxid (ZnO), Zirkoniumnitrid (ZrN), Zirkonium-Aluminiumoxid (ZrAlO), Titanoxid (TiO), Tantaloxid (TaO), Yttriumoxid (YO), Tantalkarbonitrid (TaCN), Zirkoniumsilizid (ZrSi), Siliziumoxykarbonitrid (SiOCN), Siliziumoxykarbid (SiOC), Siliziumkarbonitrid (SiCN), Hafniumsilizid (HfSi), Lanthanoxid (LaO), Siliziumoxid (SiO), Kombinationen oder Mehrfachschichten davon oder dergleichen, enthalten. Die vierte dielektrische Schicht 144 kann unter Verwendung eines geeigneten Prozesses, wie zum Beispiel CVD, ALD, PVD, PECVD oder dergleichen, aufgebracht werden. Die vierte dielektrische Schicht 144 kann eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 6 nm aufweisen.
  • In den 32A bis 32C ist die vierte dielektrische Schicht 144 geätzt worden, um dritte Abstandselemente 146 zu bilden. Die vierte dielektrische Schicht 144 kann unter Verwendung eines geeigneten Ätzprozesses, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Nassätzprozesses) oder dergleichen, geätzt werden. Der Ätzprozess kann eine hohe Ätzselektivität gegenüber Materialien der vierten dielektrischen Schicht 144 aufweisen, sodass die vierte dielektrische Schicht 144 im Wesentlichen geätzt wird, ohne Material der Leiterbahnen 143 zu entfernen. Darüber hinaus kann der Ätzprozess ein zeitlich abgestimmter Ätzprozess sein, und kann durchgeführt werden, bis das Material der dritten dielektrischen Schicht 132 freigelegt worden ist. Wie in den 32B und 32C dargestellt, sind die dritten Abstandselemente 146 an Seitenwänden der Leiterbahnen 143 angeordnet. In einigen Ausführungsformen kann der Ätzprozess Ätzmittel, wie zum Beispiel C4F6 benutzen, welche mit Wasserstoff (H2), Sauerstoff (O2), Kombinationen davon oder dergleichen gemischt werden können. Die Ätzmittel können mit einer Durchflussrate von ungefähr 5 sccm bis ungefähr 200 sccm zugeführt werden. Der Rückätzprozess kann in einer Kammer bei einem Druck von ungefähr 1 mTorr bis ungefähr 100 mTorr für eine Dauer von ungefähr 5 Sekunden bis ungefähr 60 Sekunden mit einer Vorspannung von ungefähr 200 V bis ungefähr 1.000 V und mit einer Plasmaleistung von ungefähr 50 W bis ungefähr 250 W durchgeführt werden. Nach dem Ätzprozess können die dritten Abstandselemente 146 Dicken im Bereich von ungefähr 0,5 nm bis ungefähr 6 nm aufweisen.
  • In den 33A bis 33C ist die dritte dielektrische Schicht 132 entfernt worden, um siebte Vertiefungen 148 angrenzend an die Leiterbahnen 143 und die dritten Abstandselemente 146 zu bilden. Die dritte dielektrische Schicht 132 kann durch einen geeigneten Ätzprozess, wie zum Beispiel einen isotropen Ätzprozess, entfernt werden. Der Ätzprozess kann eine hohe Ätzselektivität gegenüber Materialien der dritten dielektrischen Schicht 132 aufweisen, sodass die dritte dielektrische Schicht 132 im Wesentlichen geätzt wird, ohne Material der Leiterbahnen 143, der dritten Abstandselemente 146, der STI-Bereiche 68 oder der zweiten dielektrischen Schicht 125 zu entfernen. In einigen Ausführungsformen kann der Ätzprozess ein isotroper Trockenätzprozess sein. In einigen Ausführungsformen kann der Ätzprozess Ätzmittel, wie zum Beispiel Stickstofftrifluorid (NF3), benutzen, welche mit Wasserstoff (H2), Bromwasserstoff (HBr), Kombinationen davon oder dergleichen gemischt werden können. Die Ätzmittel können mit einer Durchflussrate von ungefähr 5 sccm bis ungefähr 200 sccm zugeführt werden. Der Ätzprozess kann in einer Kammer bei einem Druck von ungefähr 1 mTorr bis ungefähr 100 mTorr für eine Dauer von ungefähr 5 Sekunden bis ungefähr 180 Sekunden mit einer Plasmaleistung von ungefähr 50 W bis ungefähr 250 W durchgeführt werden.
  • 33B stellt Beispielabmessungen der siebten Vertiefungen 148 in einer Querschnittsansicht parallel zu Längsachsen der Gate-Elektroden 102 im Einklang mit einigen Ausführungsformen dar. Nach dem Ätzprozess können die siebten Vertiefungen 148 Breiten W1 zwischen den dritten Abstandselementen 146 an benachbarten Leiterbahnen 143 im Bereich von ungefähr 0,5 nm bis ungefähr 6 nm aufweisen. Die Leiterbahnen 143 können Höhen H1 angrenzend an die siebten Vertiefungen 148 im Bereich von ungefähr 1 nm bis ungefähr 20 nm aufweisen, wobei die dritten Abstandselemente Rückseitenflächen auf einer Ebene mit Rückseitenflächen der Leiterbahnen 143 aufweisen. Seitenverhältnisse der siebten Vertiefungen 148 (zum Beispiel Verhältnisse der Höhen H1 zu den Breiten W1) können im Bereich von ungefähr 1 bis ungefähr 3 liegen. Das Bilden der siebten Vertiefungen 148 aufweisend die vorgeschriebenen Abmessungen ermöglicht es, die siebten Vertiefungen 148 abzudichten, um Luftabstandselemente zu bilden. Des Weiteren kann es das Bilden der siebten Vertiefungen 148 aufweisend die vorgeschriebenen Abmessungen ermöglichen, dass die siebten Vertiefungen 148 Längen angrenzend an die Leiterbahnen 143 und die dritten Abstandselemente 146 in einer Querschnittsansicht lotrecht zu den Längsachsen der Gate-Elektroden 102 (zum Beispiel in der Querschnittsansicht, welche in 33C dargestellt ist) aufweisen, welche größer sind als die Breiten W1, also zum Beispiel Längen im Bereich von ungefähr 5 nm bis ungefähr 15 nm. Das Bilden der Luftabstandselemente in der Schicht, welche die Leiterbahnen 143 aufweist, und zwischen benachbarten Leiterbahnen 143 verbessert die Isolierung der Leiterbahnen 143, was die Kopplungskapazität verringert und erhöhte Vorrichtungsgeschwindigkeiten erlaubt.
  • In den 34A bis 34C ist eine fünfte dielektrische Schicht 154 über den Leiterbahnen 143 und den dritten Abstandselementen 146 gebildet worden, welche sich in obere Abschnitte der siebten Vertiefungen 148 erstreckt. Die fünfte dielektrische Schicht 154 kann die siebten Vertiefungen 148 abdichten, wodurch Luftabstandselemente 156 (auch als Luftspalten bezeichnet) angrenzend an die dritten Abstandselemente 146 und die Leiterbahnen 143 gebildet werden. In einigen Ausführungsformen kann die fünfte dielektrische Schicht 154 als ein Dichtungsmaterial bezeichnet werden. Die fünfte dielektrische Schicht 154 kann ein dielektrisches Material, wie zum Beispiel Siliziumkarbid (SiC), Lanthanoxid (LaO), Aluminiumoxid (AlO), Aluminiumoxynitrid (AlON), Zirkoniumoxid (ZrO), Hafniumoxid (HfO), Siliziumnitrid (SiN), Silizium (Si), Zinkoxid (ZnO), Zirkoniumnitrid (ZrN), Zirkonium-Aluminiumoxid (ZrAlO), Titanoxid (TiO), Tantaloxid (TaO), Yttriumoxid (YO), Tantalkarbonitrid (TaCN), Zirkoniumsilizid (ZrSi), Siliziumoxykarbonitrid (SiOCN), Siliziumoxykarbid (SiOC), Siliziumkarbonitrid (SiCN), Hafniumsilizid (HfSi), Lanthanoxid (LaO), Siliziumoxid (SiO), Kombinationen oder Mehrfachschichten davon oder dergleichen, enthalten. Die fünfte dielektrische Schicht 154 kann unter Verwendung eines geeigneten Prozesses, wie zum Beispiel CVD, ALD, PVD, PECVD oder dergleichen, aufgebracht werden. Die fünfte dielektrische Schicht 154 kann eine Dicke T2 oberhalb der Leiterbahnen 143 und der dritten Abstandselemente 146 im Bereich von ungefähr 5 nm bis ungefähr 10 nm aufweisen. Ein Abschnitt der fünften dielektrischen Schicht, welcher sich oberhalb der Luftabstandselemente 156 unterhalb oberer Flächen der dritten Abstandselemente 146 und der Leiterbahnen 143 erstreckt, kann eine Dicke T3 im Bereich von ungefähr 0,5 nm bis ungefähr 5 nm aufweisen.
  • Wie in den 34B und 34C dargestellt, kann sich die fünfte dielektrische Schicht 154 teilweise bis in die siebten Vertiefungen 148 (siehe 33B und 33C) erstrecken, um die Luftabstandselemente 156 zu bilden. Das Bilden der fünften dielektrischen Schicht 154, welche sich teilweise bis in die siebten Vertiefungen 148 erstreckt, stellt Material der fünften dielektrischen Schicht 154 bereit, um die Luftabstandselemente 156 abzudichten, sogar nachdem die fünfte dielektrische Schicht 154 anschließend planarisiert worden ist (siehe 35A bis 35C). Das Bilden der siebten Vertiefungen 152 mit den oben beschriebenen Abmessungen ermöglicht es, dass sich die fünfte dielektrische Schicht 154 teilweise bis in die siebten Vertiefungen 148 erstreckt, ohne jedoch die siebten Vertiefungen 148 zu füllen. Das Bilden der siebten Vertiefungen 148 mit Seitenverhältnissen unter dem oben beschriebenen Bereich kann nicht ausreichend Material der fünften dielektrischen Schicht 154 dafür bereitstellen, sich bis in die siebten Vertiefungen 148 zu erstrecken, sodass die Luftabstandselemente 156 nach dem anschließenden Planarisierungsprozess nicht mehr durch die fünfte dielektrische Schicht 154 abgedichtet sind. Andererseits kann es das Bilden der siebten Vertiefungen 148 mit größeren Seitenverhältnissen als den beschriebenen ermöglichen, dass das Material der fünften dielektrischen Schicht 154 die siebten Vertiefungen 140 ausfüllt, ohne die Luftabstandselemente 156 zu bilden. In einigen Ausführungsformen kann das Seitenverhältnis der siebten Vertiefungen 148 basierend auf dem Material, welches für die fünfte dielektrische Schicht 154 verwendet wird, ausgewählt werden.
  • Die Luftabstandselemente 156 können Gase, wie zum Beispiel Gase, welche während der Abscheidung der fünften dielektrischen Schicht 154 verwendet werden, oder beliebige andere Gase, welche in die Luftabstandselemente 156 diffundieren können, aufweisen. Die Luftabstandselemente 156 können niedrige Dielektrizitätskonstanten (zum Beispiel k-Werte) aufweisen, wie zum Beispiel Dielektrizitätskonstanten nahe 1. Die Luftabstandselemente 156 können in derselben Schicht angeordnet sein, wie die Leiterbahnen 143, und können jeweils zwischen benachbarten Leiterbahnen 143 angeordnet sein. Wie in den 34B und 34C dargestellt, können die STI-Bereiche 68 und die zweite dielektrische Schicht 125 erste horizontale Begrenzungen der Luftabstandselemente 156 definieren; die dritten Abstandselemente 146 und die Leiterbahnen 143 können seitliche Begrenzungen der Luftabstandselemente 156 definieren; die dritten Abstandselemente 146 können zweite horizontale Begrenzungen der Luftabstandselemente 156 definieren; und die fünfte dielektrische Schicht 154 kann dritte horizontale Begrenzungen der Luftabstandselemente 156 definieren. Wie in 34B dargestellt, können die Luftabstandselemente 156 entlang von zwei Seitenwänden der Leiterbahnen 143 und der dritten Abstandselemente 146 im Referenzquerschnitt B-B' gebildet werden, und, wie in 34C dargestellt, können die Luftabstandselemente 156 entlang von dritten Seitenwänden der Leiterbahnen 143 und der dritten Abstandselemente 146 im Referenzquerschnitt C-C' gebildet werden. Somit können sich die Luftabstandselemente 156 entlang von mindestens drei Seitenwänden der Leiterbahnen 143 und der dritten Abstandselemente 146 erstrecken. In einigen Ausführungsformen können sich die Luftabstandselemente 156 auch entlang von vierten Seitenwänden der Leiterbahnen 143 und der dritten Abstandselemente 146 im Querschnitt C-C' gegenüber den dritten Seitenwänden erstrecken. Wie in den 34B und 34C dargestellt, können sich die Luftabstandselemente 156 zwischen benachbarten der Leiterbahnen 143 und den dritten Abstandselementen 146, welche an Seitenwänden der angrenzenden Leiterbahnen 143 gebildet worden sind, in Richtungen parallel zu den Rückseitenflächen der STI-Bereiche 68 und der zweiten dielektrischen Schicht 125 erstrecken. Die 34B und 34C stellen einige der Luftabstandselemente 156 dar, als wiesen sie offene Seiten auf; jedoch können sich die Luftabstandselemente derart bis zu zusätzlichen Leiterbahnen 143 und zusätzlichen dritten Abstandselementen 146 (nicht eigens dargestellt) erstrecken, dass die seitlichen Begrenzungen jedes der Luftabstandselemente 156 durch Seitenwände der Leiterbahnen 143 und der dritten Abstandselemente 146 definiert sind.
  • 34B stellt Beispielabmessungen der Luftabstandselemente 156 in einer Querschnittsansicht parallel zu Längsachsen der Gate-Elektroden 102 im Einklang mit einigen Ausführungsformen dar. Die Luftabstandselemente 156 können Breiten W1 zwischen den dritten Abstandselementen 146 an benachbarten Leiterbahnen 143 im Bereich von ungefähr 0,5 nm bis ungefähr 6 nm aufweisen. Die Luftabstandselemente 156 können Höhen H2 im Bereich von ungefähr 6 nm bis ungefähr 15 nm aufweisen. Seitenverhältnisse der Luftabstandselemente 156 (zum Beispiel Verhältnisse der Höhen H2 zu den Breiten W1) können im Bereich von ungefähr 1 bis ungefähr 2 liegen. Die Abmessungen der Luftabstandselemente 156 können von den Abmessungen der siebten Vertiefungen 148 abhängen und können derart ausgewählt werden, dass die Luftabstandselemente 156 durch die fünfte dielektrische Schicht 154 abgedichtet werden, ohne dass diese die Luftabstandselemente 156 füllt. Ferner kann sich die fünfte dielektrische Schicht 154 einen ausreichenden Abstand in die siebten Vertiefungen 152 hinein erstrecken, sodass die Luftabstandselemente 156 nach der anschließenden Bearbeitung abgedichtet bleiben. Das Bilden der Luftabstandselemente 156 aufweisend die vorgeschriebenen Abmessungen kann es ermöglichen, dass die Luftabstandselemente 156 Längen angrenzend an die Leiterbahnen 143 und die dritten Abstandselemente 146 in einer Querschnittsansicht lotrecht zu den Längsachsen der Gate-Elektroden 102 (zum Beispiel in der Querschnittsansicht, welche in 34C dargestellt ist) aufweisen, welche größer sind als die Breiten W1, also zum Beispiel Längen im Bereich von ungefähr 5 nm bis ungefähr 15 nm. Da die Luftabstandselemente 156 niedrige Dielektrizitätskonstanten aufweisen, verbessern die Luftabstandselemente 156 die Isolierung der Leiterbahnen 143, wodurch sie die Kopplungskapazität verringern. Ferner ermöglicht die verbesserte Isolierung eine Verwendung größerer Vorrichtungsgeschwindigkeiten, was die Vorrichtungsleistung erhöht.
  • In den 35A bis 35C ist ein Planarisierungsprozess an der fünften dielektrischen Schicht 154 vorgenommen worden. Der Planarisierungsprozess kann ein Prozess, wie zum Beispiel ein CMP, ein Schleifen, eine Rückätzung oder dergleichen, sein. In einigen Ausführungsformen entfernt der Planarisierungsprozess Abschnitte der fünften dielektrischen Schicht 154 derart, dass obere Flächen der fünften dielektrischen Schicht 154 auf einer Ebene mit oberen Flächen der dritten Abstandselemente 146 und der Leiterbahnen 143 angeordnet sind. Nach dem Planarisierungsprozess kann die fünfte dielektrische Schicht 154 eine Höhe H3 über den Luftabstandselementen 156 im Bereich von ungefähr 0,5 nm bis ungefähr 5 nm aufweisen.
  • In den 36A bis 36C sind verbleibende Abschnitte einer rückseitigen Interconnect-Struktur 164 über der fünften dielektrischen Schicht 154, den dritten Abstandselementen 146 und den Leiterbahnen 143 gebildet worden. Die rückseitige Interconnect-Struktur 164 kann als eine rückseitige Interconnect-Struktur bezeichnet werden, da sie an einer Rückseite der Transistorstrukturen 109 (zum Beispiel einer Seite der Transistorstrukturen 109 gegenüber der Vorderseite der Transistorstrukturen 109) gebildet wird. Die rückseitige Interconnect-Struktur 164 kann die Leiterbahnen 143, die Luftabstandselemente 156 und die dritten Abstandselemente 146 aufweisen.
  • Die verbleibenden Abschnitte der rückseitigen Interconnect-Struktur 164 können Materialien aufweisen und unter Verwendung von Prozessen gebildet werden, welche gleich oder ähnlich jenen sind, welche für die vorderseitige Interconnect-Struktur 120 verwendet worden sind, welche oben unter Bezugnahme auf die 21A bis 21C erörtert worden ist. Insbesondere kann die rückseitige Interconnect-Struktur 164 gestapelte Schichten zweiter leitfähiger Merkmale 162 gebildet in neunten dielektrischen Schichten 160 aufweisen. Die zweiten leitfähigen Merkmale 162 können Routing-Leitungen (zum Beispiel zum Weiterleiten zu und von anschließend gebildeten Kontakt-Pads und externen Anschlüssen) aufweisen. Die zweiten leitfähigen Merkmale 162 können ferner derart strukturiert werden, dass sie ein oder mehrere eingebettete passive Bauelemente, wie zum Beispiel Widerstände, Kondensatoren, Induktoren oder dergleichen, aufweisen. Die eingebetteten passiven Bauelemente können mit den Leiterbahnen 143 (zum Beispiel der Stromschiene) integriert werden, um Schaltungen (zum Beispiel Stromkreise) an der Rückseite der Nano-FETs bereitzustellen.
  • In den 37A bis 37C sind eine Passivierungsschicht 166, UBMs (Under-Bump-Metallisierungen) 168 und externe Anschlüsse 170 über der rückseitigen Interconnect-Struktur 164 gebildet worden. Die Passivierungsschicht 166 kann Polymere, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, enthalten. Alternativ dazu kann die Passivierungsschicht 166 nichtorganische dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen, enthalten. Die Passivierungsschicht 166 kann zum Beispiel durch CVD, PVD, ALD oder dergleichen aufgebracht werden.
  • Die UBMs 168 werden durch die Passivierungsschicht 166 zu den zweiten leitfähigen Merkmalen 162 in der rückseitigen Interconnect-Struktur 164 gebildet, und die externen Anschlüsse 170 werden an den UBMs 168 gebildet. Die UBMs 168 können eine oder mehrere Schichten Kupfer, Nickel, Gold oder dergleichen enthalten, welche durch einen Plattierungsprozess oder dergleichen gebildet werden. Die externen Anschlüsse 170 (zum Beispiel Lotkügelchen) werden an den UBMs 168 gebildet. Die Bildung der externen Anschlüsse 170 kann das Anordnen von Lotkügelchen an freiliegenden Abschnitten der UBMs 168 und das Aufschmelzen der Lotkügelchen umfassen. In einigen Ausführungsformen umfasst die Bildung der externen Anschlüsse 170 das Durchführen eines Plattierungsschritts zum Bilden von Lötbereichen über den obersten zweiten leitfähigen Merkmalen 162 und das anschließende Aufschmelzen der Lötbereiche. Die UBMs 168 und die externen Anschlüsse 170 können dazu verwendet werden, Eingangs-/Ausgangsverbindungen zu anderen elektrischen Komponenten, wie zum Beispiel anderen Vorrichtungs-Dies, Redistributionsstrukturen, gedruckten Leiterplatten (PCBs), Hauptplatinen oder dergleichen, bereitzustellen. Die UBMs 168 und die externen Anschlüsse 170 können auch als rückseitige Eingangs-/Ausgangs-Pads bezeichnet werden, welche den oben beschriebenen Nano-FETs Signal-, Versorgungsspannungs- und/oder Masseverbindungen bereitstellen können.
  • Ausführungsformen können Vorteile bereitstellen. Zum Beispiel isoliert das Aufweisen der Luftabstandselemente 156 in der rückseitigen Interconnect-Struktur 164, welche sich von Seitenwänden der Leiterbahnen 143 und der dritten Abstandselemente 146 bis zu Seitenwänden benachbarter Leiterbahnen 143 und der dritten Abstandselemente 146 erstrecken, die Leiterbahnen 143, verringert die Kopplungskapazität und ermöglicht das Verwendung höherer Vorrichtungsgeschwindigkeiten. Somit wird die Vorrichtungsleistung erhöht.
  • Im Einklang mit einer Ausführungsform weist eine Vorrichtung eine erste Transistorstruktur; eine vorderseitige Interconnect-Struktur an einer Vorderseite der ersten Transistorstruktur; und eine rückseitige Interconnect-Struktur an einer Rückseite der ersten Transistorstruktur auf, wobei die rückseitige Interconnect-Struktur eine erste dielektrische Schicht an der Rückseite der ersten Transistorstruktur aufweist; eine erste Durchkontaktierung, welche sich durch die erste dielektrischen Schicht erstreckt, wobei die erste Durchkontaktierung mit einem ersten Source-/Drain-Bereich der ersten Transistorstruktur elektrisch gekoppelt ist; eine erste Leiterbahn, welche mit der ersten Durchkontaktierung elektrisch gekoppelt ist; und ein Luftabstandselement angrenzend an die erste Leiterbahn, wobei die erste Leiterbahn eine erste seitliche Begrenzung des Luftabstandselements definiert, aufweist. In einer Ausführungsform ist die erste Leiterbahn eine Stromversorgungsleitung oder eine elektrische Erdungsleitung. In einer Ausführungsform weist die Vorrichtung ferner eine zweite Durchkontaktierung, welche sich durch die erste dielektrische Schicht erstreckt, wobei die zweite Durchkontaktierung mit einem zweiten Source-/Drain-Bereich der ersten Transistorstruktur elektrisch gekoppelt ist; und eine zweite Leiterbahn, welche mit der zweiten Durchkontaktierung elektrisch gekoppelt ist, wobei die zweite Leiterbahn eine zweite seitliche Begrenzung des Luftabstandselements gegenüber der ersten seitlichen Begrenzung des Luftabstandselements definiert, auf. In einer Ausführungsform weist die Vorrichtung ferner ein erstes Abstandselement, welches die erste Leiterbahn kontaktiert; und ein zweites Abstandselement, welches die zweite Leiterbahn kontaktiert, auf, wobei das erste Abstandselement eine dritte seitliche Begrenzung des Luftabstandselements definiert, und das zweite Abstandselement eine vierte seitliche Begrenzung des Luftabstandselements gegenüber der dritten seitlichen Begrenzung definiert. In einer Ausführungsform beträgt ein Seitenverhältnis einer Höhe des Luftabstandselements zu einer Breite des Luftabstandselements zwischen dem ersten Abstandselement und dem zweiten Abstandselement zwischen 1 und 2. In einer Ausführungsform definiert die erste dielektrische Schicht eine erste horizontale Begrenzung des Luftabstandselements. In einer Ausführungsform weist die Vorrichtung ferner eine zweite dielektrische Schicht angrenzend an die erste Leiterbahn auf, wobei die zweite dielektrische Schicht eine zweite horizontale Begrenzung des Luftabstandselements definiert, wobei eine horizontale Fläche der zweiten dielektrische Schicht auf einer Ebene mit einer horizontalen Fläche der ersten Leiterbahn angeordnet ist.
  • Im Einklang mit einer weiteren Ausführungsform weist eine Vorrichtung eine Transistorstruktur; eine vorderseitige Interconnect-Struktur an einer Vorderseite der Transistorstruktur; und eine rückseitige Interconnect-Struktur an einer Rückseite der Transistorstruktur auf, wobei die rückseitige Interconnect-Struktur eine erste Leiterbahn, welche durch eine erste rückseitige Durchkontaktierung mit einem ersten Source-/Drain-Bereich der Transistorstruktur elektrisch gekoppelt ist; ein erstes dielektrisches Abstandselement, welches eine Seitenfläche der ersten Leiterbahn kontaktiert; und einen Luftspalt angrenzend an das erste dielektrische Abstandselement aufweist, wobei eine Seitenfläche des ersten dielektrischen Abstandselements eine erste Begrenzung des Luftspalts definiert und eine Seitenfläche der ersten Leiterbahn eine zweite Begrenzung des Luftspalts definiert. In einer Ausführungsform definiert eine horizontale Fläche des ersten dielektrischen Abstandselements eine dritte Begrenzung des Luftspalts lotrecht zur ersten Begrenzung und zur zweiten Begrenzung. In einer Ausführungsform weist die Vorrichtung ferner eine erste dielektrische Schicht auf, welche eine Seitenfläche des ersten dielektrischen Abstandselements kontaktiert, wobei eine horizontale Fläche der ersten dielektrischen Schicht eine vierte Begrenzung des Luftspalts lotrecht zur ersten Begrenzung und zur zweiten Begrenzung definiert. In einer Ausführungsform sind eine horizontale Fläche der ersten Leiterbahn, eine horizontale Fläche des ersten dielektrischen Abstandselements und eine horizontale Fläche der ersten dielektrischen Schicht auf derselben Ebene angeordnet. In einer Ausführungsform beträgt ein Seitenverhältnis einer kombinierten Höhe der ersten Begrenzung und der zweiten Begrenzung zu einer Breite der vierten Begrenzung zwischen 1 und 2. In einer Ausführungsform ist die erste Leiterbahn eine Stromversorgungsleitung oder eine elektrische Erdungsleitung. In einer Ausführungsform erstreckt sich der Luftspalt in Querschnittsansichten entlang von drei oder mehr Seitenflächen des ersten dielektrischen Abstandselementes und drei oder mehr Seitenflächen der ersten Leiterbahn.
  • Im Einklang mit noch einer weiteren Ausführungsform umfasst ein Verfahren das Bilden eines ersten Transistors an einem ersten Substrat; das Freilegen eines ersten epitaxialen Materials, wobei das Freilegen des ersten epitaxialen Materials das Verdünnen einer Rückseite des ersten Substrats umfasst; das Ersetzen des ersten epitaxialen Materials durch eine erste rückseitige Durchkontaktierung, wobei die erste rückseitige Durchkontaktierung mit einem ersten Source-/Drain-Bereich des ersten Transistors elektrisch gekoppelt wird; das Bilden einer ersten dielektrischen Schicht über der ersten rückseitigen Durchkontaktierung; das Bilden einer ersten Leiterbahn in der ersten dielektrischen Schicht über der ersten rückseitigen Durchkontaktierung, wobei die erste Leiterbahn mit der ersten rückseitigen Durchkontaktierung elektrisch gekoppelt wird; das Bilden eines ersten Abstandselements über der ersten dielektrischen Schicht angrenzend an die erste Leiterbahn; das Entfernen der ersten dielektrischen Schicht zum Bilden einer ersten Vertiefung, welche eine Seitenwand der ersten Leiterbahn freilegt; und das Abdichten der ersten Vertiefung zum Bilden eines Luftabstandselements. In einer Ausführungsform umfasst das Bilden des ersten Abstandselements das Aufbringen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und der ersten Leiterbahn; und das Ätzen der zweiten dielektrischen Schicht zum Bilden des ersten Abstandselements. In einer Ausführungsform umfasst das Verfahren ferner das Rückätzen der ersten dielektrischen Schicht nach dem Bilden der ersten Leiterbahn und vor dem Bilden des ersten Abstandselements. In einer Ausführungsform beträgt ein Verhältnis einer Höhe der ersten Leiterbahn zu einer Breite des Luftabstandselements angrenzend an das erste Abstandselement zwischen 1 und 3. In einer Ausführungsform umfasst das Abdichten der ersten Vertiefung das Aufbringen eines Dichtungsmaterials über dem ersten Abstandselement, der ersten Leiterbahn und der ersten Vertiefung; und das Planarisieren des Dichtungsmaterials, des ersten Abstandselements und der ersten Leiterbahn. In einer Ausführungsform legt das Freilegen des ersten epitaxialen Materials ferner ein zweites epitaxiales Material frei, das Verfahren ferner umfassend das Ersetzen des zweiten epitaxialen Materials durch eine zweite rückseitige Durchkontaktierung, wobei die zweite rückseitige Durchkontaktierung mit einem zweiten Source-/Drain-Bereich des ersten Transistors elektrisch gekoppelt wird; und das Bilden einer zweiten Leiterbahn über der zweiten rückseitigen Durchkontaktierung, wobei die zweite Leiterbahn mit der zweiten rückseitigen Durchkontaktierung elektrisch gekoppelt wird, wobei die erste dielektrische Schicht zum Bilden einer ersten Vertiefung, welche eine Seitenwand der zweiten Leiterbahn freilegt, entfernt wird.
  • Das Vorstehende legt Merkmale verschiedener Ausführungsformen dar, damit Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/059222 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: eine erste Transistorstruktur; eine vorderseitige Interconnect-Struktur an einer Vorderseite der ersten Transistorstruktur; und eine rückseitige Interconnect-Struktur an einer Rückseite der ersten Transistorstruktur, die rückseitige Interconnect-Struktur aufweisend: eine erste dielektrischen Schicht an der Rückseite der ersten Transistorstruktur; eine erste Durchkontaktierung, welches sich durch die erste dielektrische Schicht erstreckt, wobei die erste Durchkontaktierung mit einem ersten Source-/Drain-Bereich der ersten Transistorstruktur elektrisch gekoppelt ist; eine erste Leiterbahn, welche mit der ersten Durchkontaktierung elektrisch gekoppelt ist; und ein Luftabstandselement angrenzend an die erste Leiterbahn, wobei die erste Leiterbahn eine erste seitliche Begrenzung des Luftabstandselements definiert.
  2. Vorrichtung nach Anspruch 1, wobei die erste Leiterbahn eine Stromversorgungsleitung oder eine elektrische Erdungsleitung ist.
  3. Vorrichtung nach Anspruch 1, ferner aufweisend: eine zweite Durchkontaktierung, welche sich durch die erste dielektrische Schicht erstreckt, wobei die zweite Durchkontaktierung mit einem zweiten Source-/Drain-Bereich der ersten Transistorstruktur elektrisch gekoppelt ist; und eine zweite Leiterbahn, welche mit der zweiten Durchkontaktierung elektrisch gekoppelt ist, wobei die zweite Leiterbahn eine zweite seitliche Begrenzung des Luftabstandselements gegenüber der ersten seitlichen Begrenzung des Luftabstandselements definiert.
  4. Vorrichtung nach Anspruch 3, ferner aufweisend: ein erstes Abstandselement, welches die erste Leiterbahn kontaktiert; und ein zweites Abstandselement, welches die zweite Leiterbahn kontaktiert, wobei das erste Abstandselement eine dritte seitliche Begrenzung des Luftabstandselements definiert, und wobei das zweite Abstandselement eine vierte seitliche Begrenzung des Luftabstandselements gegenüber der dritten seitlichen Begrenzung definiert.
  5. Vorrichtung nach Anspruch 4, wobei ein Seitenverhältnis einer Höhe des Luftabstandselements zu einer Breite des Luftabstandselements zwischen dem ersten Abstandselement und dem zweiten Abstandselement zwischen 1 und 2 beträgt.
  6. Vorrichtung nach Anspruch 1, wobei die erste dielektrische Schicht eine horizontale Begrenzung des Luftabstandselements definiert.
  7. Vorrichtung nach Anspruch 6, ferner aufweisend eine zweite dielektrische Schicht angrenzend an die erste Leiterbahn, wobei die zweite dielektrische Schicht eine zweite horizontale Begrenzung des Luftabstandselements definiert, wobei eine horizontale Fläche der zweiten dielektrischen Schicht auf einer Ebene mit einer horizontalen Fläche der ersten Leiterbahn angeordnet ist.
  8. Vorrichtung, aufweisend: eine Transistorstruktur; eine vorderseitige Interconnect-Struktur an einer Vorderseite der Transistorstruktur; und eine rückseitige Interconnect-Struktur an einer Rückseite der Transistorstruktur, die rückseitige Interconnect-Struktur aufweisend: eine erste Leiterbahn, welche durch eine erste rückseitige Durchkontaktierung mit einem ersten Source-/Drain-Bereich der Transistorstruktur elektrisch gekoppelt ist; ein erstes dielektrisches Abstandselement, welches eine Seitenfläche der ersten Leiterbahn kontaktiert; und einen Luftspalt angrenzend an das dielektrische Abstandselement, wobei eine Seitenfläche des ersten dielektrischen Abstandselements eine erste Begrenzung des Luftspalts definiert und eine Seitenfläche der ersten Leiterbahn eine zweite Begrenzung des Luftspalts definiert.
  9. Vorrichtung nach Anspruch 8, wobei eine horizontale Fläche des ersten dielektrischen Abstandselements eine dritte Begrenzung des Luftspalts lotrecht zur ersten Begrenzung und zur zweiten Begrenzung definiert.
  10. Vorrichtung nach Anspruch 9, ferner aufweisend eine erste dielektrische Schicht, welche eine Seitenfläche des ersten dielektrischen Abstandselements kontaktiert, wobei eine horizontale Fläche der ersten dielektrischen Schicht eine vierte Begrenzung des Luftspalts lotrecht zur ersten Begrenzung und zur zweiten Begrenzung definiert.
  11. Vorrichtung nach Anspruch 10, wobei eine horizontale Fläche des ersten Leiterbahn, eine horizontale Fläche des ersten dielektrischen Abstandselements und eine horizontale Fläche der ersten dielektrischen Schicht auf einer Ebene angeordnet sind.
  12. Vorrichtung nach Anspruch 10, wobei ein Seitenverhältnis einer kombinierten Höhe der ersten Begrenzung und der zweiten Begrenzung zu einer Breite der vierten Begrenzung zwischen 1 und 2 beträgt.
  13. Vorrichtung nach Anspruch 8, wobei die erste Leiterbahn eine Stromversorgungsleitung oder eine elektrische Erdungsleitung ist.
  14. Vorrichtung nach Anspruch 8, wobei sich der Luftspalt in Querschnittsansichten entlang von drei oder mehr Seitenflächen des ersten dielektrischen Abstandselements und drei oder mehr Seitenflächen der ersten Leiterbahn erstreckt.
  15. Verfahren umfassend: Bilden eines ersten Transistor an einem Halbleitersubstrat; Freilegen eines ersten epitaxialen Materials, wobei das Freilegen des ersten epitaxialen Materials das Verdünnen einer Rückseite des ersten Substrats umfasst; Ersetzen des ersten epitaxialen Materials durch eine erste rückseitige Durchkontaktierung, wobei die erste rückseitige Durchkontaktierung mit einem ersten Source-/Drain-Bereiche des ersten Transistors elektrisch gekoppelt wird; Bilden einer ersten dielektrischen Schicht über der ersten rückseitigen Durchkontaktierung; Bilden einer ersten Leiterbahn in der ersten dielektrischen Schicht über der ersten rückseitigen Durchkontaktierung, wobei die erste Leiterbahn mit der ersten rückseitigen Durchkontaktierung elektrisch gekoppelt wird; Bilden eines ersten Abstandselements über der ersten dielektrischen Schicht angrenzend an die erste Leiterbahn; Entfernen der ersten dielektrischen Schicht zum Bilden einer ersten Vertiefung, welche eine Seitenwand der ersten Leiterbahn freilegt; und Abdichten der ersten Vertiefung zum Bilden eines Luftabstandselements.
  16. Verfahren nach Anspruch 15, wobei das Bilden des ersten Abstandselements umfasst: Aufbringen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und der ersten Leiterbahn; Ätzen der zweiten dielektrischen Schicht zum Bilden des ersten Abstandselements.
  17. Verfahren nach Anspruch 15, ferner umfassend das Rückätzen der ersten dielektrischen Schicht nach dem Bilden der ersten Leiterbahn und vor dem Bilden des ersten Abstandselements.
  18. Verfahren nach Anspruch 15, wobei ein Verhältnis einer Höhe der ersten Leiterbahn zu einer Breite des Luftabstandselements angrenzend an das erste Abstandselement zwischen 1 und 3 beträgt.
  19. Verfahren nach Anspruch 15, wobei das Abdichten der ersten Vertiefung umfasst: Aufbringen eines Dichtungsmaterial über dem ersten Abstandselement, der ersten Leiterbahn und der ersten Vertiefung; und Planarisieren des Dichtungsmaterials, des ersten Abstandselements und der ersten Leiterbahn.
  20. Verfahren nach Anspruch 15, wobei das Freilegen des ersten epitaxialen Materials ferner ein zweites epitaxiales Material freilegt, wobei das Verfahren ferner umfasst: Ersetzen des zweiten epitaxialen Materials durch eine zweite rückseitige Durchkontaktierung, wobei die zweite rückseitige Durchkontaktierung mit einem zweiten Source-/Drain-Bereich des ersten Transistors elektrisch gekoppelt wird; und Bilden einer zweiten Leiterbahn über der zweiten rückseitigen Durchkontaktierung, wobei die zweite Leiterbahn mit der zweiten rückseitigen Durchkontaktierung elektrisch gekoppelt wird, wobei das Entfernen der ersten dielektrischen Schicht zum Bilden der ersten Vertiefung eine Seitenwand der zweiten Leiterbahn freilegt.
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