DE102020121728B4 - Verpackte halbleitervorrichtungen, die rückseitige stromschienen aufweisen, und verfahren zu deren herstellung - Google Patents

Verpackte halbleitervorrichtungen, die rückseitige stromschienen aufweisen, und verfahren zu deren herstellung Download PDF

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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

Vorrichtung, aufweisend:eine erste IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), aufweisend:eine erste Transistorstruktur (109) in einer ersten Vorrichtungsschicht;eine vorderseitige Interconnect-Struktur (120) an einer Vorderseite der ersten Vorrichtungsschicht; undeine rückseitige Interconnect-Struktur (136) an einer Rückseite der ersten Vorrichtungsschicht, wobei die rückseitige Interconnect-Struktur (136) aufweist:eine erste dielektrische Schicht (126) an der Rückseite der ersten Vorrichtungsschicht; undeinen ersten Kontakt (130), der sich durch die erste dielektrische Schicht (126) zu einem Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) erstreckt, wobei sich die rückseitige Interconnect-Struktur (136) parallel zu einer Richtung eines Stromflusses zwischen Source/Drain-Gebieten der ersten Transistorstruktur (109) erstreckt; undeine zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), aufweisend:eine zweite Transistorstruktur (109) in einer zweiten Vorrichtungsschicht; undeine erste Interconnect-Struktur (120, 136) auf der zweiten Vorrichtungsschicht, wobei die erste Interconnect-Struktur (120,136) durch Dielektrikum-Dielektrikum- und Metall-Metall-Bonds an die vorderseitige Interconnect-Struktur (120) gebondet ist.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Reihe elektronischer Anwendungen verwendet, wie zum Beispiel Personal Computer, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zur Bildung von Schaltungskomponenten und Elementen darauf gefertigt.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte von verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerungen in der Merkmalmindestgröße, wodurch mehr Komponenten in einer gegebenen Fläche integriert werden können. Da jedoch die Merkmalmindestgrößen verringert sind, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Halbleitervorrichtungen sind beispielsweise aus der US 2018/0122714 A1 oder der US 2019/0348389 A bekannt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Nanostruktur-Feldeffekttransistors (nano-FET) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 12E, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19A, 198, 19C, 20A, 20B, 20C, 21A, 21B, 21C, 21D, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B, 25C, 26A, 26B, 26C, 27A, 27B, 27C, 28A, 28B, 28C, 29A, 29B und 29C sind Querschnittsansichten von Zwischenstufen in der Herstellung von nano-FETs gemäß manchen Ausführungsformen.
    • 30 bis 51 sind Querschnittsansichten von Zwischenstufen in der Verpackung von IC-Dies gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Verfahren zum Bilden verpackter Halbleitervorrichtungen unter Verwendung von Hybridbonding und verpackte Halbleitervorrichtungen, die aus diesen gebildet sind, bereit. Die verpackten Halbleitervorrichtungen weisen gestapelte IC-Dies auf, von welchen mindestens einer eine rückseitige Interconnect-Struktur mit einer rückseitigen Stromschiene aufweist. Die rückseitige Stromschiene kann mit einem Source/Drain-Gebiet des gestapelten IC-Dies durch eine rückseitige Durchkontaktierung verbunden sein. In manchen Ausführungsformen ist eine vorderseitige Interconnect-Struktur eines ersten IC-Dies an eine vorderseitige Interconnect-Struktur eines zweiten IC-Dies hybridgebondet; eine vorderseitige Interconnect-Struktur eines ersten Dies ist an eine rückseitige Interconnect-Struktur eines zweiten Dies hybridgebondet; oder eine rückseitige Interconnect-Struktur eines ersten Dies ist an eine rückseitige Interconnect-Struktur eines zweiten Dies hybridgebondet. Bilden verpackter Halbleitervorrichtungen mit IC-Dies, die rückseitige Stromschienen aufweisen, ermöglicht, dass die IC-Dies mit größeren Transistordichten gebildet werden, verringert Abstände zwischen gebondeten IC-Dies und stellt eine größere Flexibilität beim IC-Die-Stapeln und Verpacken bereit.
  • Manche hier besprochene Ausführungsformen sind im Zusammenhang mit IC-Dies beschrieben, die nano-FETs aufweisen. Verschiedene Ausführungsformen können jedoch bei IC-Dies angewendet werden, die andere Arten von Transistoren (z.B. Finnenfeldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen) anstelle von oder in Kombination mit den nano-FETs aufweisen.
  • 1 veranschaulicht ein Beispiel von nano-FETs (z.B. Nanodraht-FETs, Nanoblatt-FETs oder dergleichen) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen. Die nano-FETs weisen Nanostrukturen 55 (z.B. Nanoblätter, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z.B. ein Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalgebiete für die nano-FETs dienen. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen, oder eine Kombination davon aufweisen. Grabenisolierungsgebiete (STI-Gebiete) 68 sind zwischen benachbarten Finnen 66 angeordnet, die über und zwischen benachbarte(n) STI-Gebieten 68 vorragen können. Obwohl die STI-Gebiete 68 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“, wie hier verwendet, auf das Halbleitersubstrat alleine oder eine Kombination des Halbleitersubstrats und der STI-Gebiete beziehen. Zusätzlich, obwohl Bodenabschnitte der Finnen 66 als einzelne, fortlaufende Materialien mit dem Substrat 50 beschrieben sind, können Bodenabschnitte der Finnen 66 und/oder des Substrats 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten STI-Gebieten 68 erstreckt.
  • Gate-Dielektrikumschichten 100 sind über Deckflächen der Finnen 66 und entlang Deckflächen, Seitenwänden und Bodenflächen der Nanostrukturen 55. Gate-Elektroden 102 liegen über den Gate-Dielektrikumschichten 100. Epitaktische Source/Drain-Gebiete 92 sind auf den Finnen 66 an gegenüberliegenden Seiten der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 angeordnet.
  • 1 veranschaulicht weiter Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 102 und in einer Richtung zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den epitaktischen Source/Drain-Gebieten 92 eines nano-FET. Querschnitt B-B' verläuft parallel zu Querschnitt A-A' und erstreckt sich durch epitaktische Source/Drain-Gebiete 92 mehrerer nano-FETs. Querschnitt C-C' verläuft senkrecht zu Querschnitt A-A' und ist zu einer Längsachse einer Finne 66 des nano-FET parallel und in einer Richtung zum Beispiel eines Stromflusses zwischen den epitaktischen Source/Drain-Gebieten 92 des nano-FET. Anschließende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • Manche hier besprochene Ausführungsformen sind im Zusammenhang mit nano-FETs besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet sind. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenso ziehen manche Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen verwendet werden, wie planaren FETs oder in Finnenfeldeffekttransistoren (FinFETs).
  • 2 bis 29C sind Querschnittsansichten von Zwischenstufen in der Herstellung von nano-FETs gemäß manchen Ausführungsformen. 2 bis 5, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A und 29A veranschaulichen Referenzquerschnitt A-A', der in 1 veranschaulicht ist. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B und 29B veranschaulichen Referenzquerschnitt B-B', der in 1 veranschaulicht ist. 7C, 8C, 9C, 10C, 11C, 11D, 12C, 12E, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 21D, 22C, 23C, 24C, 25C, 26C, 27C, 28C und 29C veranschaulichen Referenzquerschnitt C-C', der in 1 veranschaulicht ist. 30 bis 51 sind Querschnittsansichten von Zwischenstufen in der Verpackung von IC-Dies gemäß manchen Ausführungsformen. 30 bis 51 veranschaulichen Referenzquerschnitt C-C', der in 1 veranschaulicht ist.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z.B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon aufweisen.
  • Das Substrat 50 hat ein n-Gebiet 50N und ein p-Gebiet 50P. Das n-Gebiet 50N kann zum Bilden von n-Vorrichtungen, wie NMOS Transistoren, z.B. n-nano-FETs, dienen und das p-Gebiet 50P kann zum Bilden von p-Vorrichtungen, wie PMOS Transistoren, z.B. p-nano-FETs, dienen. Das n-Gebiet 50N kann physisch von dem p-Gebiet 50P getrennt sein (wie durch Teiler 20 veranschaulicht) und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolierstrukturen usw.) kann zwischen dem n-Gebiet 50N und dem p-Gebiet 50P angeordnet sein. Obwohl ein n-Gebiet 50N und ein p-Gebiet 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Gebieten 50N und p-Gebieten 50P bereitgestellt sein.
  • Weiter wird in 2 ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet. Der mehrschichtige Stapel 64 weist abwechselnde Schichten von ersten Halbleiterschichten 51A-51C (gemeinsam bezeichnet als erste Halbleiterschichten 51) und zweiten Halbleiterschichten 53A-53C (gemeinsam bezeichnet als zweite Halbleiterschichten 53) auf. Zu veranschaulichenden Zwecken und wie in der Folge ausführlicher besprochen, werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalgebiete von nano-FETs in dem n-Gebiet 50N und dem p-Gebiet 50P zu bilden. In manchen Ausführungsformen jedoch können die ersten Halbleiterschichten 51 entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von nano-FETs in dem n-Gebiet 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von nano-FETs in dem p-Gebiet 50P zu bilden. In manchen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von nano-FETs in dem n-Gebiet 50N zu bilden, und die ersten Halbleiterschichten 51 können entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von nano-FETs im p-Gebiet 50P zu bilden. In manchen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von nano-FETs sowohl im n-Gebiet 50N als auch im p-Gebiet 50P zu bilden.
  • Der mehrschichtige Stapel 64 ist mit drei Schichten jeder der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 zu veranschaulichenden Zwecken veranschaulicht. In manchen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des mehrschichtigen Stapels 64 kann unter Verwendung eines Prozesses wie chemische Dampfphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen epitaktisch gezüchtet werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial gebildet sein, das für p-nano-FETs geeignet ist, wie Siliziumgermanium oder dergleichen, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial gebildet sein, das für n-nano-FETs geeignet ist, wie Silizium, Siliziumcarbid oder dergleichen. Der mehrschichtige Stapel 64 ist mit einer untersten Halbleiterschicht, die für p-nano-FETs geeignet ist, zu veranschaulichenden Zwecken veranschaulicht. In manchen Ausführungsformen kann der mehrschichtige Stapel 64 so gebildet sein, dass die unterste Schicht eine Halbleiterschicht ist, die für n-nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien mit einer hohen Ätzselektivität zueinander sein. Als solches können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials signifikant zu entfernen, wodurch die zweiten Halbleiterschichten 53 strukturiert werden können, um Kanalgebiete von nano-FETs zu bilden. Ebenso können in Ausführungsformen, in welchen die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalgebiete zu bilden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials signifikant zu entfernen, wodurch die ersten Halbleiterschichten 51 strukturiert werden können, um Kanalgebiete von nano-FETs zu bilden.
  • Unter Bezugnahme nun auf 3, werden gemäß manchen Ausführungsformen Finnen 66 in dem Substrat 50 gebildet und Nanostrukturen 55 werden in dem mehrschichtigen Stapel 64 gebildet. In manchen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem mehrschichtigen Stapel 64 bzw. dem Substrat 50 durch Ätzen von Gräben in dem mehrschichtigen Stapel 64 und dem Substrat 50 gebildet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Bilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann weiter erste Nanostrukturen 52A-52C (gemeinsam als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A-54C (gemeinsam als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen 66 und die Nanostrukturen 55 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelt-Strukturierungs- oder Mehrfach-Strukturierungsprozesse. Im Allgemeinen kombinieren Doppelt-Strukturierungs- oder Mehrfach-Strukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen geschaffen werden können, die zum Beispiel kleinere Teilungen haben, als sonst unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Finnen 66 verwendet werden.
  • 3 veranschaulicht die Finnen 66 im n-Gebiet 50N und im p-Gebiet 50P mit im Wesentlichen gleichen Breiten zu veranschaulichenden Zwecken. In manchen Ausführungsformen können Breiten der Finnen 66 im n-Gebiet 50N größer oder dünner sein als die Finnen 66 im p-Gebiet 50P. Weiter, während jede der Finnen 66 und der Nanostrukturen 55 durchgehend mit einer beständigen Breite veranschaulicht sind, können in anderen Ausführungsformen die Finnen 66 und/oder die Nanostrukturen 55 konisch zulaufende Seitenwände haben, sodass eine Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 kontinuierlich in einer Richtung zu dem Substrat 50 zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite aufweisen und eine Trapezform haben.
  • In 4 sind Grabenisolationsgebiete (STI-Gebiete) 68 neben den Finnen 66 gebildet. Die STI-Gebiete 68 können durch Abscheiden eines Isoliermaterials über dem Substrat 50, den Finnen 66 und Nanostrukturen 55 und zwischen benachbarten Finnen 66 gebildet werden. Das Isoliermaterial kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch CVD mit hochdichtem Plasma (HDP-CVD), fließfähige CVD (FCVD), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet ist. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform ist das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 55 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht veranschaulicht ist, können manche Ausführungsformen mehrere Schichten verwenden. Zum Beispiel kann in manchen Ausführungsformen eine Auskleidung (nicht separat dargestellt) zuerst entlang einer Oberfläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie die oben besprochenen über der Auskleidung gebildet werden.
  • Dann wird ein Entfernungsprozess bei dem Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 55 zu entfernen. In manchen Ausführungsformen können ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 frei, sodass Deckflächen der Nanostrukturen 55 und des Isoliermaterials in einer Ebene sind, sobald der Planarisierungsprozess beendet ist.
  • Dann wird das Isoliermaterial vertieft, um die STI-Gebiete 68 zu bilden. Das Isoliermaterial wird vertieft, sodass obere Abschnitte von Finnen 66 in dem n-Gebiet 50N und dem p-Gebiet 50P zwischen benachbarten STI-Gebieten 68 vorragen. Weiter können die Deckflächen der STI-Gebiete 68 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die Deckflächen der STI-Gebiete 68 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete 68 können unter Verwendung eines geeigneten Ätzprozesses, wie jenes, der für das Material des Isoliermaterials selektiv ist (der z.B. das Material des Isoliermaterials bei einer schnelleren Rate ätzt als das Material der Finnen 66 und der Nanostrukturen 55), vertieft werden. Zum Beispiel kann eine Oxidentfernung unter Verwendung zum Beispiel verdünnter Flusssäure (dHF) verwendet werden.
  • Der Prozess, der oben in Bezug auf 2 bis 4 beschrieben ist, ist nur ein Beispiel, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In manchen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaktischen Wachstumsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer Deckfläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch gezüchtet werden und die dielektrische Schicht kann vertieft werden, sodass die epitaktischen Strukturen von der dielektrischen Schicht vorragen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaktischen Strukturen können die oben besprochenen abwechselnden Halbleitermaterialien aufweisen, wie die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In manchen Ausführungsformen, wo epitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorangehende und/oder anschließende Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • Zusätzlich sind die ersten Halbleiterschichten 51 (und resultierenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und resultierenden zweiten Nanostrukturen 54) hier nur zu veranschaulichenden Zwecken veranschaulicht und besprochen, die dieselben Materialien im p-Gebiet 50P und im n-Gebiet 50N aufweisen. Als solches können in manchen Ausführungsformen eine oder beide der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 unterschiedliche Materialien sein oder in einer anderen Reihenfolge im p-Gebiet 50P und im n-Gebiet 50N gebildet sein.
  • Weiter können in 4 geeignete Wannen (nicht separat veranschaulicht) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Gebieten 68 gebildet sein. In Ausführungsformen mit verschiedenen Wannenarten können verschiedene Implantierungsschritte für das n-Gebiet 50N und das p-Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat veranschaulicht) erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen 66 und den STI-Gebieten 68 in dem n-Gebiet 50N und dem p-Gebiet 50P gebildet werden. Der Fotolack wird strukturiert, um das p-Gebiet 50P freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Störstellenimplantation im p-Gebiet 50P durchgeführt und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Störstellen in das n-Gebiet 50N implantiert werden. Die n-Störstellen können Phosphor, Arsen, Antimon oder dergleichen sein, die in das Gebiet zu einer Konzentration in einem Bereich von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 implantiert werden. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach oder vor dem Implantieren des p-Gebiets 50P werden ein Fotolack oder andere Masken (nicht separat veranschaulicht) über den Finnen 66, den Nanostrukturen 55 und den STI-Gebieten 68 im p-Gebiet 50P und im n-Gebiet 50N gebildet. Der Fotolack wird strukturiert, um das n-Gebiet 50N freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Störstellenimplantation in dem n-Gebiet 50N durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Störstellen in das p-Gebiet 50P implantiert werden. Die p-Störstellen können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Gebiet zu einer Konzentration in einem Bereich von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 implantiert sind. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Gebiets 50N und des p-Gebiets 50P kann ein Tempern durchgeführt werden, um einen Implantatschaden zu reparieren und die p- und/oder n-Störstellen zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die gezüchteten Materialien von epitaktischen Finnen während des Züchtens in situ dotiert werden, wodurch die Implantationen vermieden werden können, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumschicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die Dummy-Dielektrikumschicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß annehmbaren Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gate-Schicht 72 wird über der Dummy-Dielektrikumschicht 70 gebildet und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Dummy-Gate-Schicht 72 kann über der Dummy-Dielektrikumschicht 70 abgeschieden und dann planarisiert werden, wie durch ein CMP. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges oder nicht leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle enthält. Die Dummy-Gate-Schicht 72 kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputter-Abscheidung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien gebildet sein, die eine hohe Ätzselektivität aus dem Ätzen von Isolationsgebieten aufweisen. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel sind eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über dem n-Gebiet 50N und dem p-Gebiet 50P gebildet. Es wird festgehalten, dass die Dummy-Dielektrikumschicht 70 nur zu veranschaulichenden Zwecken dargestellt ist, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In manchen Ausführungsformen kann die Dummy-Dielektrikumschicht 70 so abgeschieden sein, dass die Dummy-Dielektrikumschicht 70 die STI-Gebiete 68 bedeckt, sodass sich die Dummy-Dielektrikumschicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Gebieten 68 erstreckt.
  • 6A bis 18C veranschaulichen verschiedene zusätzliche Schritte in der Herstellung von Vorrichtungen der Ausführungsform. 6A bis 18C veranschaulichen Merkmale in entweder dem n-Gebiet 50N oder dem p-Gebiet 50P. In 6A bis 6C kann die Maskenschicht 74 (siehe 5) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gate-Schicht 72 und auf die Dummy-Dielektrikumschicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken entsprechende Kanalgebiete der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung im Wesentlichen senkrecht zur Längsrichtung entsprechender Finnen 66 aufweisen.
  • In 7A bis 7C sind eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den Strukturen gebildet, die in 6A bis 6C veranschaulicht sind. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 werden anschließend strukturiert, um als Abstandhalter zum Bilden selbstausgerichteter Source/Drain-Gebiete zu dienen. In 7A bis 7C ist die erste Abstandhalterschicht 80 auf Deckflächen der STI-Gebiete 68; Deckflächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78; und Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 gebildet. Die zweite Abstandhalterschicht 82 ist über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandhalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen unter Verwendung von Techniken wie Wärmeoxidation abgeschieden werden oder durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandhalterschicht 82 kann aus einem Material gebildet sein, das eine andere Ätzrate als das Material der ersten Abstandhalterschicht 80 hat, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Abstandhalterschicht 80 gebildet worden ist und vor Bilden der zweiten Abstandhalterschicht 82 können Implantierungen für leicht dotierte Source/Drain-Gebiete (LDD-Gebiete) (nicht separat veranschaulicht) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungsarten, ähnlich den oben in 4 besprochenen Implantaten, kann eine Maske, wie ein Fotolack, über dem n-Gebiet 50N gebildet werden, während das p-Gebiet 50P freigelegt ist, und eine geeignete Art (z.B. p) von Störstellen kann in die freigelegten Finnen 66 und Nanostrukturen 55 im p-Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über dem p-Gebiet 50P gebildet werden, während das n-Gebiet 50N freigelegt ist, und eine geeignete Art von Störstellen (z.B. n) kann in die freigelegten Finnen 66 und Nanostrukturen 55 im n-Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Störstellen können beliebige der zuvor besprochenen n-Störstellen sein und die p-Störstellen können beliebige der zuvor besprochenen p-Störstellen sein. Die leicht dotierten Source/Drain-Gebiete können eine Konzentration von Störstellen in einem Bereich von etwa 1×1015 Atome/cm3 bis etwa 1×1019 Atome/cm3 haben. Tempern kann verwendet werden, um einen Implantatschaden zu reparieren und die implantierten Störstellen zu aktivieren.
  • In 8A bis 8C werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83 zu bilden. Wie in der Folge ausführlicher besprochen wird, dienen die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 zur Selbstausrichtung anschließend gebildeter Source-Drain-Gebiete, wie auch zum Schutz von Seitenwänden der Finnen 66 und/oder Nanostruktur 55 während der anschließenden Bearbeitung. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie eines isotropen Ätzprozesses (z.B. ein Nassätzprozess), eines anisotropen Ätzprozesses (z.B. ein Trockenätzprozess) oder dergleichen. In manchen Ausführungsformen hat das Material der zweiten Abstandhalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandhalterschicht 80, sodass die erste Abstandhalterschicht 80 als eine Ätzstoppschicht beim Strukturieren der zweiten Abstandhalterschicht 82 dienen kann, und sodass die zweite Abstandhalterschicht 82 als eine Maske beim Strukturieren der ersten Abstandhalterschicht 80 dienen kann. Zum Beispiel kann die zweite Abstandhalterschicht 82 unter Verwendung eines anisotropen Ätzprozesses geätzt werden, wobei die erste Abstandhalterschicht 80 als eine Ätzstoppschicht dient, wobei verbleibende Abschnitte der zweiten Abstandhalterschicht 82 zweite Abstandhalter 83 bilden, wie in 8B veranschaulicht. Danach dienen die zweiten Abstandhalter 83 als eine Maske, während freigelegte Abschnitte der ersten Abstandhalterschicht 80 geätzt werden, wodurch erste Abstandhalter 81 gebildet werden, wie in 8B und 8C veranschaulicht.
  • Wie in 8B veranschaulicht, sind die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 an Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8C veranschaulicht, kann in manchen Ausführungsformen die zweite Abstandhalterschicht 82 von über der ersten Abstandhalterschicht 80, neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 entfernt werden und die ersten Abstandhalter 81 sind an Seitenwände der Masken 78, der Dummy-Gates 76 und der Dummy-Gate-Dielektrika 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 verbleiben.
  • Es wird festgehalten, dass die vorangehende Offenbarung im Allgemeinen einen Prozess zum Bilden von Abstandhaltern und LDD-Gebieten beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandhalter verwendet werden, verschiedene Abfolgen von Schritten können verwendet werden (z.B. können die ersten Abstandhalter 81 vor Abscheiden der zweiten Abstandhalterschicht 82 strukturiert werden), zusätzliche Abstandhalter können gebildet und entfernt werden und/oder dergleichen. Ferner können die n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden.
  • In 9A bis 9C sind erste Vertiefungen 86 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gemäß manchen Ausführungsformen gebildet. Epitaktische Source/Drain-Gebiete werden anschließend in den ersten Vertiefungen 86 gebildet. Die ersten Vertiefungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9A veranschaulicht, können Deckflächen der STI-Gebiete 68 mit Bodenflächen der ersten Vertiefungen 86 in einer Ebene sein. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass Bodenflächen der ersten Vertiefungen 86 unter den Deckflächen der STI-Gebiete 68 angeordnet sind; oder dergleichen. Die ersten Vertiefungen 86 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse, wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zum Bilden der ersten Vertiefungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55 und/oder die Finnen 66 zu ätzen. Zeitlich gesteuerte Ätzprozesse können zum Stoppen des Ätzens der ersten Vertiefungen 86 verwendet werden, sobald die ersten Vertiefungen 86 eine gewünschte Tiefe erreichen.
  • In 10A bis 10C sind Abschnitte von Seitenwänden der Schichten des mehrschichtigen Stapels 64, die aus den ersten Halbleitermaterialien gebildet sind (z.B. die ersten Nanostrukturen 52), die durch die ersten Vertiefungen 86 freigelegt sind, geätzt, um Seitenwandvertiefungen 88 zu bilden. Obwohl Seitenwände der ersten Nanostrukturen 52 neben den Seitenwandvertiefungen 88 in 10C gerade veranschaulicht sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse geätzt werden, wie Nassätzen oder dergleichen. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54 z.B. Si oder SiC enthalten, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Ätzen der Seitenwände der ersten Nanostrukturen 52 verwendet werden.
  • In 11A bis 11D sind erste innere Abstandhalter 90 in der Seitenwandvertiefung gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandhalterschicht (nicht separat veranschaulicht) über den Strukturen gebildet werden, die in 10A bis 10C veranschaulicht sind. Die ersten inneren Abstandhalter 90 dienen als Isolationsmerkmale zwischen anschließend gebildeten Source/Drain-Gebieten und einer Gate-Struktur. Wie in der Folge ausführlicher besprochen wird, werden Source/Drain-Gebiete in den ersten Vertiefungen 86 gebildet, während die ersten Nanostrukturen 52 durch entsprechende Gate-Strukturen ersetzt werden.
  • Die innere Abstandhalterschicht kann durch einen konformen Abscheidungsprozess, wie CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandhalterschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid aufweisen, obwohl jedes geeignete Material, wie Material mit niedriger Dielektrizitätskonstante (low-k) mit einem k-Wert kleiner als etwa 3,5 verwendet werden kann. Die innere Abstandhalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandhalter 90 zu bilden. Obwohl äußere Seitenwände der ersten inneren Abstandhalter 90 bündig mit Seitenwänden der zweiten Nanostrukturen 54 veranschaulicht sind, können sich die äußeren Seitenwände der ersten inneren Abstandhalter 90 über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken oder von diesen vertieft sein.
  • Überdies, obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 in 11C gerade veranschaulicht sind, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav oder konvex sein. Als ein Beispiel veranschaulicht 11D eine Ausführungsform, in der Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 vertieft sind. Die innere Abstandhalterschicht kann durch einen anisotropen Ätzprozess, wie RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandhalter 90 können verwendet werden, um eine Beschädigung an anschließend gebildeten Source/Drain-Gebieten (wie die epitaktischen Source/Drain-Gebiete 92, die unten mit Bezugnahme auf 12A bis 12E besprochen sind) durch anschließende Ätzprozesse zu vermeiden, wie Ätzprozesse, die zum Bilden von Gate-Strukturen verwendet werden.
  • In 12A bis 12E sind epitaktische Source/Drain-Gebiete 92 in den ersten Vertiefungen 86 gebildet. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 92 Spannung auf die zweiten Nanostrukturen 54 ausüben, wodurch Leistung verbessert wird. Wie in 12C veranschaulicht, sind die epitaktischen Source/Drain-Gebiete 92 in den ersten Vertiefungen 86 so gebildet, dass jedes Dummy-Gate 76 zwischen entsprechenden benachbarten Paaren der epitaktischen Source/Drain-Gebiete 92 angeordnet ist. In manchen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die epitaktischen Source/Drain-Gebiete 92 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandhalter 90 werden verwendet, um die epitaktischen Source/Drain-Gebiete 92 von den ersten Nanostrukturen 52 durch passende seitliche Abstände zu trennen, sodass die epitaktischen Source/Drain-Gebiete 92 nicht mit anschließend gebildeten Gates der resultierenden nano-FETs kurzschließen.
  • Die epitaktischen Source/Drain-Gebiete 92 im n-Gebiet 50N, z.B. dem NMOS-Gebiet, können durch Maskierung des p-Gebiets 50P, z.B. des PMOS-Gebiets, gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 92 in den ersten Vertiefungen 86 im n-Gebiet 50N epitaktisch gezüchtet. Die epitaktischen Source/Drain-Gebiete 92 können jedes annehmbare Material enthalten, das für n-nano-FETs geeignet ist. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source/Drain-Gebiete 92 Materialien enthalten, die eine Zugbelastung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Gebiete 92 können Oberflächen haben, die von entsprechenden Deckflächen der Nanostrukturen 55 vorstehen und Facetten haben können.
  • Die epitaktischen Source/Drain-Gebiete 92 im p-Gebiet 50P, z.B. dem PMOS-Gebiet, können durch Maskieren des n-Gebiets 50N, z.B. des NMOS-Gebiets gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 92 in den ersten Vertiefungen 86 im p-Gebiet 50P epitaktisch gezüchtet. Die epitaktischen Source/Drain-Gebiete 92 können jedes annehmbare Material enthalten, das für p-nano-FETs geeignet ist. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source/Drain-Gebiete 92 Materialien umfassen, die eine Druckbelastung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Gebiete 92 können Oberflächen haben, die von entsprechenden Deckflächen der Nanostrukturen 55 vorstehen und Facetten haben können.
  • In die epitaktischen Source/Drain-Gebiete 92, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können Dotierstoffe implantiert werden, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor besprochenen Prozess zum Bilden leicht dotierter Source/Drain-Gebiete, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Störstellenkonzentration zwischen etwa 1×1019 Atome/cm3 und etwa 1×1021 Atome/cm3 aufweisen. Die n- und/oder p-Störstellen für Source/Drain-Gebiete können beliebige der zuvor besprochenen Störstellen sein. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 92 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zum Bilden der epitaktischen Source/Drain-Gebiete 92 im n-Gebiet 50N und im p-Gebiet 50P verwendet werden, haben Deckflächen der epitaktischen Source/Drain-Gebiete 92 Facetten, die sich seitlich über Seitenwände der Nanostrukturen 55 hinaus erstrecken. In manchen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Gebiete 92 eines selben nano-FET verschmelzen, wie durch 12B veranschaulicht. In anderen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Gebiete 92 nach Beendigung des Epitaxieprozesses getrennt, wie durch 12D veranschaulicht. In den Ausführungsformen, die in 12B und 12D veranschaulicht sind, können die ersten Abstandhalter 81 zu einer Deckfläche der STI-Gebiete 68 gebildet werden, wodurch das epitaktische Wachstum blockiert wird. In anderen Ausführungsformen können die ersten Abstandhalter 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, wodurch das epitaktische Wachstum weiter blockiert wird. In manchen anderen Ausführungsformen kann die Abstandhalterätzung, die zum Bilden der ersten Abstandhalter 81 verwendet wird, eingestellt werden, um das Abstandhaltermaterial zu entfernen, um dem epitaktisch gezüchteten Gebiet zu erlauben, sich zu der Oberfläche des STI-Gebiets 58 zu erstrecken.
  • Die epitaktischen Source/Drain-Gebiete 92 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaktischen Source/Drain-Gebiete 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Es kann eine beliebige Anzahl von Halbleitermaterialschichten für die epitaktischen Source/Drain-Gebiete 92 verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus verschiedenen Halbleitermaterialien gebildet sein und kann auf verschiedene Dotierstoffkonzentrationen dotiert sein. In manchen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierstoffkonzentration kleiner als die zweite Halbleitermaterialschicht 92B und größer als die dritte Halbleitermaterialschicht 92C haben. In Ausführungsformen, in welchen die epitaktischen Source/Drain-Gebiete 92 drei Halbleitermaterialschichten aufweisen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • 12E veranschaulicht eine Ausführungsform, in der Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 vertieft sind. Wie in 12E veranschaulicht, können die epitaktischen Source/Drain-Gebiete 92 in Kontakt mit den ersten inneren Abstandhaltern 90 gebildet sein und können sich über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken.
  • In 13A bis 13C ist ein erstes Zwischenschichtdielektrikum (ILD) 96 über der Struktur abgeschieden, die in 12A bis 12C veranschaulicht ist. Das erste ILD 96 kann aus einem dielektrischen Material gebildet sein und durch jedes geeignete Verfahren abgeschieden werden, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG) undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In manchen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source/Drain-Gebieten 92, den Masken 78 und den ersten Abstandhaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material enthalten, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine andere Ätzrate als das Material des darüberliegenden ersten ILD 96 hat.
  • In 14A bis 14C kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um die Deckfläche des ersten ILD 96 mit den Deckflächen der Dummy-Gates 76 oder der Masken 78 auf eine Ebene zu bringen. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandhalter 81 entlang Seitenwänden der Masken 78 entfernen. Nach dem Planarisierungsprozess sind Deckflächen der Dummy-Gates 76, der ersten Abstandhalter 81 und des ersten ILD 96 innerhalb von Prozessvariationen in einer Ebene. Daher liegen die Deckflächen der Dummy-Gates 76 durch das erste ILD 96 frei. In manchen Ausführungsformen können die Masken 78 verbleiben, wobei in diesem Fall der Planarisierungsprozess die Deckfläche des ersten ILD 96 mit der Deckfläche der Masken 78 und der ersten Abstandhalter 81 ebnet.
  • In 15A bis 15C werden die Dummy-Gates 76 und die Masken 78, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, sodass dritte Vertiefungen 98 gebildet werden. Abschnitte der Dummy-Gate-Dielektrika 60 in den dritten Vertiefungen 98 werden auch entfernt. In manchen Ausführungsformen werden die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 60 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, das (die) die Dummy-Gates 76 selektiv bei einer schnelleren Rate ätzt (ätzen) als das erste ILD 96 oder die ersten Abstandhalter 81. Jede der dritten Vertiefung 98 legt Abschnitte von Nanostrukturen 55 frei und/oder liegt über diesen, die als Kanalgebiete in anschließend fertiggestellten nano-FETs dienen. Abschnitte der Nanostrukturen 55, die als die Kanalgebiete dienen, sind zwischen benachbarten Paaren der epitaktischen Source/Drain-Gebiete 92 angeordnet. Während der Entfernung können die Dummy-Gate-Dielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 76 geätzt werden. Die Dummy-Gate-Dielektrika 60 können dann nach Entfernung der Dummy-Gates 76 entfernt werden.
  • In 16A bis 16C, werden die ersten Nanostrukturen 52 entfernt, wodurch die dritten Vertiefungen 98 erweitert werden. Die ersten Nanostrukturen 52 können durch Durchführen eines isotropen Ätzprozesses, wie Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln entfernt werden, die für die Materialien der ersten Nanostrukturen 52 selektiv sind, während die zweiten Nanostrukturen 54, das Substrat 50, die STI-Gebiete 58 relativ ungeätzt, verglichen mit den ersten Nanostrukturen 5, bleiben. In Ausführungsformen, in welchen die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54A-54C z.B. Si oder SiC enthalten, können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Entfernen der ersten Nanostrukturen 52 verwendet werden.
  • In 17A bis 17C werden Gate-Dielektrikumschichten 100 und Gate-Elektroden 102 für Ersatz-Gates gebildet. Die Gate-Dielektrikumschichten 100 werden konform in den dritten Vertiefungen 98 abgeschieden. Die Gate-Dielektrikumschichten 100 können auf Deckflächen und Seitenwänden des Substrats 50 und auf Deckflächen, Seitenwänden und Bodenflächen der zweiten Nanostrukturen 54 abgeschieden werden. Die Gate-Dielektrikumschichten 100 können auch auf Deckflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der STI-Gebiete 68 und an Seitenwänden der ersten Abstandhalter 81 und der ersten inneren Abstandhalter 90 abgeschieden werden.
  • Gemäß manchen Ausführungsformen enthalten die Gate-Dielektrikumschichten 100 eine oder mehrere dielektrische Schichten, wie ein Oxid, ein Metalloxid, dergleichen oder Kombinationen davon. Zum Beispiel können in manchen Ausführungsformen die Gate-Dielektrika eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht aufweisen. In manchen Ausführungsformen weisen die Gate-Dielektrikumschichten 100 ein high-k dielektrisches Material auf und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 100 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Struktur der Gate-Dielektrikumschichten 100 kann im n-Gebiet 50N und im p-Gebiet 50P dieselbe oder unterschiedlich sein. Die Bildungsverfahren der Gate-Dielektrikumschichten 100 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen
  • Die Gate-Elektroden 102 werden jeweils über den Gate-Dielektrikumschichten 100, abgeschieden und füllen die verbleibenden Abschnitte der dritten Vertiefungen 98. Die Gate-Elektroden 102 können ein metallhaltiges Material enthalten, wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon. Obwohl zum Beispiel einzelne Schicht Gate-Elektroden 102 in 17A und 17C veranschaulicht sind, können die Gate-Elektroden 102 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeitsabstimmungsschichten und ein Füllmaterial enthalten. Es kann jede Kombination der Schichten, die die Gate-Elektroden 102 bilden, zwischen benachbarten der zweiten Nanostrukturen 54 und zwischen der zweiten Nanostruktur 54A und dem Substrat 50 abgeschieden werden.
  • Die Bildung der Gate-Dielektrikumschichten 100 im n-Gebiet 50N und im p-Gebiet 50P kann gleichzeitig erfolgen, sodass die Gate-Dielektrikumschichten 100 in jedem Gebiet aus denselben Materialien gebildet sind, und die Bildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 102 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Dielektrikumschichten 100 in jedem Gebiet durch eigene Prozesse gebildet werden, sodass die Gate-Dielektrikumschichten 100 verschiedene Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen und/oder die Gate-Elektroden 102 in jedem Gebiet können durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Elektroden 102 verschiedene Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen. Verschiedene Maskierungsschritte können zum Maskieren und Freilegen geeigneter Gebiete verwendet werden, wenn unterschiedliche Prozesse verwendet werden.
  • Nach dem Füllen der dritten Vertiefungen 98 kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 100 und das Material der Gate-Elektroden 102 zu entfernen, welche überschüssigen Abschnitte über der Deckfläche des ersten ILD 96 sind. Die verbleibenden Materialabschnitte der Gate-Elektroden 102 und der Gate-Dielektrikumschichten 100 bilden somit Ersatz-Gate-Strukturen der resultierenden nano-FETs. Die Gate-Elektroden 102 und die Gate-Dielektrikumschichten 100 können gemeinsam als „Gate-Strukturen“ bezeichnet werden.
  • In 18A bis 18C sind die Gate-Strukturen (die die Gate-Dielektrikumschichten 100 und die entsprechenden darüberliegenden Gate-Elektroden 102 enthalten) vertieft, sodass eine Vertiefung direkt über den Gate-Strukturen und zwischen gegenüberliegenden Abschnitten erster Abstandhalter 81 gebildet sind. Gate-Masken 104, die eine oder mehrere Schichten aus dielektrischem Material, wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen, aufweisen, werden in die Vertiefungen gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie die Gate-Kontakte 114, die unten unter Bezugnahme auf 20A bis 20C besprochen sind) durchdringen die Gate-Masken 104, um mit den Deckflächen der vertieften Gate-Elektroden 102 in Kontakt zu gelangen.
  • Wie weiter durch 18A bis 18C veranschaulicht, wird ein zweites ILD 106 über dem ersten ILD 96 und über den Gate-Masken 104 abgeschieden. In manchen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet ist. In manchen Ausführungsformen ist das zweite ILD 106 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, PECVD oder dergleichen.
  • In 19A bis 19C sind das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um vierte Vertiefungen 108 zu bilden, die Oberflächen der epitaktischen Source/Drain-Gebiete 92 und/oder der Gate-Strukturen freilegen. Die vierten Vertiefungen 108 können durch Ätzen unter Verwendung eines anisotropen Ätzprozesses gebildet werden, wie RIE, NBE oder dergleichen. In manchen Ausführungsformen können die vierten Vertiefungen 108 durch das zweite ILD 106 und das erste ILD 96 unter Verwendung eines ersten Ätzprozesses geätzt werden; können durch die Gate-Masken 104 unter Verwendung eines zweiten Ätzprozesses geätzt werden; und können dann durch die CESL 94 unter Verwendung eines dritten Ätzprozesses geätzt werden. Eine Maske, wie ein Fotolack, kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 aus dem ersten Ätzprozess und dem zweiten Ätzprozess zu maskieren. In manchen Ausführungsformen kann der Ätzprozess überätzen und daher erstrecken sich die vierten Vertiefungen 108 in die epitaktischen Source/Drain-Gebiete 92 und/oder die Gate-Strukturen und ein Boden der vierten Vertiefungen 108 kann in einer Ebene mit den (z.B. auf derselben Ebene oder mit einem selben Abstand vom Substrat 50), oder niedriger als die (z.B. näher zum Substrat 50) epitaktische(n) Source/Drain-Gebiete 92 und/oder Gate-Strukturen sein. Obwohl 19C die vierten Vertiefungen 108, die die epitaktischen Source/Drain-Gebiete 92 und die Gate-Strukturen freilegen, in einem selben Querschnitt veranschaulicht, können in verschiedenen Ausführungsformen die epitaktischen Source/Drain-Gebiete 92 und die Gate-Strukturen in verschiedenen Querschnitten freiliegen, wodurch das Risiko eines Kurzschlusses der anschließend gebildeten Kontakte verringert wird.
  • Nach Bildung der vierten Vertiefungen 108 werden erste Silicidgebiete 110 über den epitaktischen Source/Drain-Gebieten 92 gebildet. In manchen Ausführungsformen werden die ersten Silicidgebiete 110 gebildet, indem zuerst ein Metall (nicht separat veranschaulicht) abgeschieden wird, das mit den Halbleitermaterialien der darunterliegenden epitaktischen Source/Drain-Gebiete 92 reagieren kann (z.B. Silizium, Siliziumgermanium, Germanium), um Silicid- oder Germanidgebiete, wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freiliegenden Abschnitten der epitaktischen Source/Drain-Gebiete 92 zu bilden, dann wird ein thermische Temperprozess durchgeführt, um die ersten Silicidgebiete 110 zu bilden. Die nicht reagierten Abschnitte des abgeschiedenen Metalls werden dann entfernt, z.B. durch einen Ätzprozess. Obwohl die ersten Silicidgebiete 110 als Silicidgebiete bezeichnet werden, können die ersten Silicidgebiete 110 auch Germanidgebiete, oder Siliziumgermanidgebiete sein (z.B. Gebiete, die Silicid und Germanid enthalten). In einer Ausführungsform weisen die ersten Silicidgebiete 110 TiSi auf und haben Dicken im Bereich von etwa 2 nm bis etwa 10 nm.
  • In 20A bis 20C sind Source/Drain-Kontakte 112 und Gate-Kontakte 114 (auch als Kontaktstecker bezeichnet) in den vierten Vertiefungen 108 gebildet. Die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 können jeweils eine oder mehrere Schichten, wie Sperrschichten, Diffusionsschichten und Füllmaterialien enthalten. Zum Beispiel weisen in manchen Ausführungsformen die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 jeweils eine Sperrschicht und ein leitfähiges Material auf und sind jeweils elektrisch an ein darunterliegendes leitfähiges Merkmal gekoppelt (z.B. eine Gate-Elektrode 102 und/oder ein erstes Silicidgebiet 110). Die Gate-Kontakte 114 sind elektrisch an die Gate-Elektroden 102 gekoppelt und die Source/Drain-Kontakte 112 sind elektrisch an die ersten Silicidgebiete 110 gekoppelt. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von Oberflächen des zweiten ILD 106 zu entfernen. Die epitaktischen Source/Drain-Gebiete 92, die zweiten Nanostrukturen 54 und die Gate-Strukturen (die die Gate-Dielektrikumschichten 100 und die Gate-Elektroden 102 enthalten) können gemeinsam als Transistorstrukturen 109 bezeichnet werden. Die Transistorstrukturen 109 können in einer Vorrichtungsschicht gebildet sein, mit einer ersten Interconnect-Struktur (wie der vorderseitigen Interconnect-Struktur 120, die unten unter Bezugnahme auf 21A bis 21D besprochen ist), die über deren Vorderseite gebildet ist, und einer zweiten Interconnect-Struktur (wie der rückseitigen Interconnect-Struktur 136, die unten unter Bezugnahme auf 28A bis 28C gebildet ist), die über deren Rückseite gebildet ist. Obwohl die Vorrichtungsschicht beschrieben ist, nano-FETs aufzuweisen, können andere Ausführungsformen eine Vorrichtungsschicht mit anderen Arten von Transistoren (z.B. planare FETs, finFETs, Dünnfilmtransistoren (TFTs) oder dergleichen) aufweisen.
  • Obwohl 20A bis 20C einen Source/Drain-Kontakt 112 veranschaulichen, der sich zu jedem der epitaktischen Source/Drain-Gebiete 92 erstreckt, können die Source/Drain-Kontakte 112 in gewissen der epitaktischen Source/Drain-Gebiete 92 fehlen. Zum Beispiel, wie unten ausführlicher erklärt, können leitfähige Merkmale (z.B. rückseitige Durchkontaktierungen oder Stromschienen) anschließend an einer Rückseite eines oder mehrerer der epitaktischen Source/Drain-Gebiete 92 befestigt werden. Für diese besonderen epitaktischen Source/Drain-Gebiete 92 können die Source/Drain-Kontakte 112 weggelassen werden oder können Dummy-Kontakte sein, die nicht elektrisch mit darüberliegenden leitfähigen Leitungen (wie den ersten leitfähigen Merkmalen 122, die in der Folge unter Bezugnahme auf 21A bis 21D besprochen sind) verbunden sind.
  • 21A bis 29C veranschaulichen Zwischenschritte zum Bilden vorderseitiger Interconnect-Strukturen und rückseitiger Interconnect-Strukturen an den Transistorstrukturen 109. Die vorderseitigen Interconnect-Strukturen und die rückseitigen Interconnect-Strukturen können jeweils leitfähige Merkmale aufweisen, die elektrisch mit den nano-FETs verbunden sind, die auf dem Substrat 50 gebildet sind. 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A und 29A veranschaulichen Referenzquerschnitt A-A', der in 1 veranschaulicht ist. 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B und 29B veranschaulichen Referenzquerschnitt B-B', der in 1 veranschaulicht ist. 21C, 21D, 22C, 23C, 24C, 25C, 26C, 27C, 28C und 29C veranschaulichen Referenzquerschnitt C-C', der in 1 veranschaulicht ist. Die Prozessschritte, die in 21A bis 29C beschrieben sind, können sowohl bei dem n-Gebiet 50N als auch dem p-Gebiet 50P angewendet werden. Wie oben festgehalten, kann ein rückseitiges leitfähiges Merkmal (z.B. eine rückseitige Durchkontaktierung, eine Stromschiene oder dergleichen) mit einem oder mehreren der epitaktischen Source/Drain-Gebiete 92 verbunden sein. Als solches können die Source/Drain-Kontakte 112 optional in den epitaktischen Source/Drain-Gebiete 92 fehlen.
  • In 21A bis 21D ist eine vorderseitige Interconnect-Struktur 120 an dem zweiten ILD 106 gebildet. Die vorderseitige Interconnect-Struktur 120 kann als eine vorderseitige Interconnect-Struktur bezeichnet werden, da sie an einer Vorderseite der Transistorstrukturen 109 gebildet ist (z.B. einer Seite der Transistorstrukturen 109, an der aktive Vorrichtungen gebildet sind).
  • Die vorderseitige Interconnect-Struktur 120 kann eine oder mehrere Schichten erster leitfähiger Merkmale 122 umfassen, die in einer oder mehreren gestapelten ersten dielektrischen Schichten 124 gebildet sind. Jede der gestapelten ersten dielektrischen Schichten 124 kann ein dielektrisches Material, wie ein dielektrisches low-k Material, ein dielektrisches extra low-k Material (ELK Material) oder dergleichen aufweisen. Die ersten dielektrische Schichten 124 können unter Verwendung eines geeigneten Prozesses abgeschieden werden, wie CVD, ALD, PVD, PECVD oder dergleichen.
  • Die ersten leitfähigen Merkmale 122 können leitfähige Leitungen und leitfähige Durchkontaktierungen aufweisen, die die Schichten von leitfähigen Leitungen verbinden. Die leitfähigen Durchkontaktierungen können sich durch entsprechende der ersten dielektrischen Schichten 124 erstrecken, um vertikale Verbindungen zwischen Schichten der leitfähigen Leitungen bereitzustellen. Die ersten leitfähigen Merkmale 122 können durch jeden annehmbaren Prozess gebildet werden, wie einen Damaszenerprozess, einen Dual-Damaszenerprozess oder dergleichen.
  • In manchen Ausführungsformen können die ersten leitfähigem Merkmale 122 unter Verwendung eines Damaszenerprozesses gebildet werden, in dem eine entsprechende erste dielektrische Schicht 124 unter Verwendung einer Kombination von Fotolithografie- und Ätztechniken strukturiert wird, um Gräben entsprechend der gewünschten Struktur der ersten leitfähigen Merkmale 122 zu bilden. Eine optionale Diffusionssperr- und/oder optionale Haftschicht kann abgeschieden werden und die Gräben können dann mit einem leitfähigen Material gefüllt werden. Geeignete Materialien für die Sperrschicht enthalten Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid, Kombinationen davon oder dergleichen und geeignete Materialien für das leitfähige Material enthalten Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. In einer Ausführungsform können die ersten leitfähigen Merkmale 122 durch Abscheiden einer Keimschicht aus Kupfer oder einer Kupferlegierung und Füllen der Gräben durch Elektroplattieren gebildet werden. Ein chemischmechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen kann zum Entfernen überschüssigen leitfähigen Materials von einer Oberfläche der entsprechenden ersten dielektrischen Schicht 124 und zum Planarisieren von Oberflächen der ersten dielektrischen Schicht 124 und der ersten leitfähigen Merkmale 122 zur anschließenden Bearbeitung verwendet werden.
  • 21A bis 21D veranschaulichen fünf Schichten der ersten leitfähigen Merkmale 122 und der ersten dielektrische Schichten 124 in der vorderseitigen Interconnect-Struktur 120. Es sollte jedoch klar sein, dass die vorderseitige Interconnect-Struktur 120 eine beliebige Anzahl von ersten leitfähigen Merkmale 122 aufweisen kann, die in einer beliebigen Anzahl von ersten dielektrischen Schichten 124 angeordnet sind. Die vorderseitige Interconnect-Struktur 120 kann elektrisch mit den Gate-Kontakten 114 und den Source/Drain-Kontakten 112 verbunden sein, um funktionelle Schaltungen zu bilden. In manchen Ausführungsformen können die funktionellen Schaltungen, die durch die vorderseitige Interconnect-Struktur 120 gebildet werden, logische Schaltungen, Speicherschaltungen, Bildsensorschaltungen oder dergleichen aufweisen.
  • Wie in der Folge unter Bezugnahme auf 30 bis 32 und 42 bis 51 ausführlicher besprochen wird, können die in 21A bis 21C veranschaulichten Strukturen geschnitten werden, um erste IC-Dies 200A zu bilden, die anschließend verwendet werden, um verpackte Halbleitervorrichtungen (wie die erste verpackte Halbleitervorrichtung 300A, die unten unter Bezugnahme auf 30 bis 32 besprochen ist, die vierte verpackte Halbleitervorrichtung 300D, die unten unter Bezugnahme auf 42 bis 46 besprochen ist, und die fünfte verpackte Halbleitervorrichtung 300E, die unten unter Bezugnahme auf 47 bis 51 besprochen ist) zu bilden. Der Schneideprozess kann Sägen, ein Laserablationsverfahren, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • 21D veranschaulicht eine Ausführungsform, in der die vorderseitige Interconnect-Struktur 120 weiter erste leitfähige Leitungen 118 und eine zweite dielektrische Schicht 116, die über dem zweiten ILD 106, den Source/Drain-Kontakten 112 und den Gate-Kontakten 114 gebildet ist, aufweist. Wie in 21D veranschaulicht, können die ersten leitfähigen Merkmale 122 und die ersten dielektrischen Schichten 124 über den ersten leitfähigen Leitungen 118 und der zweiten dielektrischen Schicht 116 gebildet sein. Die zweite dielektrische Schicht 116 kann den ersten dielektrischen Schichten 124 ähnlich sein. Zum Beispiel kann die zweite dielektrische Schicht 116 aus einem ähnlichen Material und unter Verwendung eines ähnlichen Prozesses wie die ersten dielektrischen Schichten 124 gebildet sein.
  • Die ersten leitfähigen Leitungen 118 werden in der zweiten dielektrischen Schicht 116 gebildet. Bilden der ersten leitfähigen Leitungen 118 kann Strukturieren von Vertiefungen in der zweiten dielektrischen Schicht 116 unter Verwendung einer Kombination von zum Beispiel Fotolithografie- und Ätzprozessen umfassen. Eine Struktur der Vertiefungen in der zweiten dielektrischen Schicht 116 kann einer Struktur der ersten leitfähigen Leitungen 118 entsprechen. Die ersten leitfähigen Leitungen 118 werden dann durch Abscheiden eines leitfähigen Materials in den Vertiefungen gebildet. In manchen Ausführungsformen weisen die ersten leitfähigen Leitungen 118 eine Metallschicht auf, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien gebildet sind. In manchen Ausführungsformen enthalten die ersten leitfähigen Leitungen 118 Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen. Eine optionale Diffusionssperrschicht und/oder optionale Haftschicht kann vor Füllen der Vertiefungen mit dem leitfähigen Material abgeschieden werden. Geeignete Materialien für die Sperrschicht/Haftschicht enthalten Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder dergleichen. Die ersten leitfähigen Leitungen 118 können unter Verwendung von zum Beispiel, CVD, ALD, PVD, Plattieren oder dergleichen gebildet werden. Die ersten leitfähigen Leitungen 118 können durch die Source/Drain-Kontakte 112 und die ersten Silicidgebiete 110 elektrisch an die epitaktischen Source/Drain-Gebiete 92 gekoppelt werden und können durch die Gate-Kontakte 114 elektrisch an die Gate-Elektroden 102 gekoppelt werden.
  • Ein Planarisierungsprozess (z.B. CMP, Schleifen, Rückätzen oder dergleichen) kann zum Entfernen überschüssiger Abschnitte der ersten leitfähigen Leitungen 118 durchgeführt werden, die über der zweiten dielektrischen Schicht 116 gebildet sind. In manchen Ausführungsformen sind die ersten leitfähigen Leitungen 118 vorderseitige Stromschienen, die leitfähige Leitungen sind, die die epitaktischen Source/Drain-Gebiete 92 und/oder die Gate-Elektrode 102 elektrisch mit einer Referenzspannung, einer Versorgungsspannung oder dergleichen verbinden.
  • Wie in der Folge unter Bezugnahme auf 30 bis 36 ausführlicher besprochen wird, können die in 21D veranschaulichten Strukturen geschnitten werden, um zweite IC-Dies 200B zu bilden, die anschließend verwendet werden können, um verpackte Halbleitervorrichtungen zu bilden (wie die erste verpackte Halbleitervorrichtung 300A, die unten unter Bezugnahme auf 30 bis 32 besprochen ist, und die zweite verpackte Halbleitervorrichtung 300B, die unten unter Bezugnahme auf 33 bis 36 besprochen ist). Der Schneideprozess kann Sägen, ein Laserablationsverfahren, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • In 22A bis 22C wird ein erstes Trägersubstrat durch eine erste Bondingschicht 152A und eine zweite Bondingschicht 152B (gemeinsam bezeichnet als eine Bondingschicht 152) 150 an eine Deckfläche der vorderseitigen Interconnect-Struktur 120 gebondet. Das erste Trägersubstrat 150 kann ein Glasträgersubstrat, eine Keramikträgersubstrat, ein Wafer (z.B. ein Siliziumwafer) oder dergleichen sein. Das erste Trägersubstrat 150 kann während anschließender Bearbeitungsschritte und in der fertiggestellten Vorrichtung strukturelle Stütze bereitstellen.
  • In verschiedenen Ausführungsformen kann das erste Trägersubstrat 150 unter Verwendung einer geeigneten Technik, wie Dielektrikum-Dielektrikum-Bonding oder dergleichen an die vorderseitige Interconnect-Struktur 120 gebondet werden. Das Dielektrikum-Dielektrikum-Bonding kann Abscheiden der ersten Bondingschicht 152A auf der vorderseitigen Interconnect-Struktur 120 umfassen. In manchen Ausführungsformen weist die erste Bondingschicht 152A Siliziumoxid (z.B. eine hochdichtes Plasmaoxid (HDP-Oxid) oder dergleichen) auf, das durch CVD, ALD, PVD oder dergleichen abgeschieden wird. Die zweite Bondingschicht 152B kann ebenso ein Oxidschicht sein, die auf einer Oberfläche des ersten Trägersubstrats 150 vor Bonding unter Verwendung von zum Beispiel, CVD, ALD, PVD, Wärmeoxidation oder dergleichen gebildet wird. Andere geeignete Materialien können für die erste Bondingschicht 152A und die zweite Bondingschicht 152B verwendet werden.
  • Der Dielektrikum-Dielektrikum-Bondingprozess kann weiter Anwenden einer Oberflächenbehandlung an einer oder mehreren der ersten Bondingschicht 152A und der zweiten Bondingschicht 152B umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung weiter einen Reinigungsprozess umfassen (z.B. eine Spülung mit entionisiertem Wasser oder dergleichen), die an einer oder mehreren der Bondingschichten 152 angewendet werden kann. Das erste Trägersubstrat 150 wird dann mit der vorderseitigen Interconnect-Struktur 120 ausgerichtet und die zwei werden gegeneinandergepresst, um ein Prä-Bonding des ersten Trägersubstrats 150 an die vorderseitige Interconnect-Struktur 120 einzuleiten. Das Prä-Bonding kann bei Raumtemperatur (z.B. von etwa 21°C bis etwa 25°C) durchgeführt werden. Nach dem Prä-Bonding kann ein Temperprozess zum Beispiel durch Erwärmen der vorderseitigen Interconnect-Struktur 120 und des ersten Trägersubstrats 150 auf eine Temperatur von etwa 170°C angewendet werden.
  • Weiter in 22A bis 22C, nachdem das erste Trägersubstrat 150 an die vorderseitige Interconnect-Struktur 120 gebondet worden ist, kann die Vorrichtung umgedreht werden, sodass eine Rückseite der Transistorstrukturen 109 nach oben weist. Die Rückseite der Transistorstrukturen 109 kann sich auf eine Seite gegenüber der Vorderseite der Transistorstrukturen 109 beziehen auf welchen die aktiven Vorrichtungen gebildet sind.
  • In 23A bis 23C kann ein Ausdünnungsprozess an der Rückseite des Substrats 50 angewendet werden. Der Ausdünnungsprozess kann einen Planarisierungsprozess (z.B. mechanisches Schleifen, CMP oder dergleichen), einen Rückätzprozess, eine Kombination davon oder dergleichen umfassen. Der Ausdünnungsprozess kann Oberflächen der epitaktischen Source/Drain-Gebiete 92, der Gate-Dielektrikumschichten 100, der Finnen 66, der ersten Abstandhalter 81 und der CESL 94 gegenüber der vorderseitigen Interconnect-Struktur 120 freilegen. Abschnitte des Substrats 50 können über der Gate-Struktur (z.B. den Gate-Elektroden 102 und den Gate-Dielektrikumschichten 100) und den Nanostrukturen 55 nach dem Ausdünnungsprozess verbleiben.
  • In 24A bis 24C wird eine dritte dielektrische Schicht 126 an der Rückseite der Vorrichtung abgeschieden. Die dritte dielektrische Schicht 126 kann über den epitaktischen Source/Drain-Gebieten 92, verbleibenden Abschnitten des Substrats 50, den Gate-Dielektrikumschichten 100, den Finnen 66, den ersten Abstandhaltern 81 und der CESL 94 abgeschieden werden. Die dritte dielektrische Schicht 126 kann physisch mit den Oberflächen der epitaktischen Source/Drain-Gebiete 92, den verbleibenden Abschnitten des Substrats 50, den Gate-Dielektrikumschichten 100, den Finnen 66, den ersten Abstandhaltern 81 und der CESL 94 in Kontakt stehen. Die dritte dielektrische Schicht 126 kann im Wesentlichen dem oben beschriebenen zweiten ILD 106 ähnlich sein. Zum Beispiel kann die dritte dielektrische Schicht 126 aus einem gleichen Material und unter Verwendung eines gleichen Prozesses wie die zweite ILD 106 gebildet werden.
  • In 25A bis 25C sind fünfte Vertiefungen 128 in der dritten dielektrischen Schicht 126 strukturiert. Die fünften Vertiefungen 128 können unter Verwendung von gleichen oder ähnlichen Prozessen wie jenen, die zur Bildung der vierten Vertiefungen 108 verwendet werden, die oben in Bezug auf 19A bis 19C beschrieben sind, strukturiert werden. Die fünften Vertiefungen 128 können Oberflächen der epitaktischen Source/Drain-Gebiete 92 freilegen. Wie ebenso in 25B und 25C veranschaulicht, sind zweite Silicidgebiete 129 an einer Rückseite der epitaktischen Source/Drain-Gebiete 92 gebildet. Die zweiten Silicidgebiete 129 können den ersten Silicidgebieten 110 ähnlich sein, die, oben in Bezug auf 19A bis 19C beschrieben sind. Zum Beispiel können die zweiten Silicidgebiete 129 aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die für die ersten Silicidgebiete 110 verwendet wurden.
  • In 26A bis 26C sind rückseitige Durchkontaktierungen 130 in den fünften Vertiefungen 128 gebildet. Die rückseitigen Durchkontaktierungen 130 können sich durch die dritte dielektrische Schicht 126 erstrecken und können elektrisch durch die zweiten Silicidgebiete 129 an die epitaktischen Source/Drain-Gebiete 92 gekoppelt sein. Die rückseitigen Durchkontaktierungen 130 können den Source/Drain-Kontakten 112 ähnlich sein, die oben in Bezug auf 20A bis 20C beschrieben sind. Zum Beispiel können die rückseitigen Durchkontaktierungen 130 aus Materialien und unter Verwendung von Prozessen gebildet werden, die dieselben oder ähnlich jenen sind, die für die Source/Drain-Kontakte 112 verwendet werden.
  • In 27A bis 27C sind zweite leitfähige Leitungen 134 und eine vierte dielektrische Schicht 132 über der dritten dielektrischen Schicht 126, den STI-Gebieten 68 und den rückseitigen Durchkontaktierungen 130 gebildet. Die vierte dielektrische Schicht 132 kann der dritten dielektrischen Schicht 126 ähnlich sein. Zum Beispiel kann die vierte dielektrische Schicht 132 aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die für die zweite dielektrische Schicht 125 verwendet werden.
  • Die zweiten leitfähigen Leitungen 134 sind in der vierten dielektrischen Schicht 132 gebildet. Bilden der zweiten leitfähigen Leitungen 134 kann Strukturieren von Vertiefungen in der vierten dielektrischen Schicht 132 unter Verwendung einer Kombination von zum Beispiel Fotolithografie- und Ätzprozessen umfassen. Eine Struktur der Vertiefungen in der vierten dielektrischen Schicht 132 kann einer Struktur der zweiten leitfähigen Leitungen 134 entsprechen. Die zweiten leitfähigen Leitungen 134 werden dann durch Abscheiden eines leitfähigen Materials in den Vertiefungen gebildet. In manchen Ausführungsformen weisen die zweiten leitfähigen Leitungen 134 eine Metallschicht auf, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien gebildet sind. In manchen Ausführungsformen enthalten die zweiten leitfähigen Leitungen 134 Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen. Eine optionale Diffusionssperrschicht und/oder optionale Haftschicht können vor Füllen der Vertiefungen mit dem leitfähigen Material abgeschieden werden. Geeignete Materialien für die Sperrschicht/Haftschicht enthalten Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder dergleichen. Die zweiten leitfähigen Leitungen 134 können unter Verwendung von zum Beispiel CVD, ALD, PVD, Plattieren oder dergleichen gebildet werden. Die zweiten leitfähigen Leitungen 134 sind durch die rückseitigen Durchkontaktierungen 130 und die zweiten Silicidgebiete 129 elektrisch an die epitaktischen Source/Drain-Gebiete 92 gekoppelt. Ein Planarisierungsprozess (z.B. CMP, Schleifen, Rückätzen oder dergleichen) kann durchgeführt werden, um überschüssige Abschnitte der zweiten leitfähigen Leitungen 134 zu entfernen, die über der vierten dielektrischen Schicht 132 gebildet sind.
  • In manchen Ausführungsformen sind die zweiten leitfähigen Leitungen 134 rückseitige Stromschienen, die leitfähige Leitungen sind, die die epitaktischen Source/Drain-Gebiete 92 elektrisch mit einer Referenzspannung, einer Versorgungsspannung oder dergleichen verbinden. Durch Platzieren von Stromschienen an einer Rückseite des resultierenden Halbleiter-Dies anstatt an einer Vorderseite des Halbleiter-Dies, können Vorteile erreicht werden. Zum Beispiel kann eine Gate-Dichte der nano-FETs und/oder Interconnect-Dichte der vorderseitigen Interconnect-Struktur 120 erhöht werden. Weiter kann die Rückseite des Halbleiter-Dies breitere Stromschienen aufnehmen, wodurch Widerstand verringert und Effizienz einer Leistungsabgabe an die nano-FETs erhöht wird. Zum Beispiel kann eine Breite der zweiten leitfähigen Leitungen 134 mindestens das Zweifache einer Breite von leitfähigen Leitungen erster Stufe (z.B. die ersten leitfähigen Merkmale 122 und/oder die ersten leitfähigen Leitungen 118) der vorderseitigen Interconnect-Struktur 120 sein.
  • In 28A bis 28C sind verbleibende Abschnitte einer rückseitigen Interconnect-Struktur 136 über der vierten dielektrischen Schicht 132 und den zweiten leitfähigen Leitungen 134 gebildet. Die rückseitige Interconnect-Struktur 136 kann als eine rückseitige Interconnect-Struktur bezeichnet werden, da sie an einer Rückseite der Transistorstrukturen 109 gebildet ist (z.B. einer Seite der Transistorstrukturen 109 gegenüber der Seite der Transistorstruktur 109, an der aktive Vorrichtungen gebildet sind). Die rückseitige Interconnect-Struktur 136 kann die dritte dielektrische Schicht 126, die vierte dielektrische Schicht 132, die rückseitigen Durchkontaktierungen 130 und die zweiten leitfähigen Leitungen 134 aufweisen.
  • Die verbleibenden Abschnitte der rückseitigen Interconnect-Struktur 136 können Materialien aufweisen und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die für die vorderseitige Interconnect-Struktur 120 verwendet werden, die oben in Bezug auf 21A bis 21C besprochen ist. Insbesondere kann die rückseitige Interconnect-Struktur 136 gestapelte Schichten aus zweiten leitfähigen Merkmalen 140 aufweisen, die in fünften dielektrischen Schichten 138 gebildet sind. Die zweiten leitfähigen Merkmale 140 können Routing-Leitungen aufweisen (z.B. für ein Routing zu und von anschließend gebildeten Kontaktpads und externen Verbindern). Die zweiten leitfähigen Merkmale 140 können weiter strukturiert werden, um eine oder mehrere eingebettete passive Vorrichtungen aufzuweisen, wie Widerstände, Kondensatoren, Induktoren oder dergleichen. Zum Beispiel können in 28A bis 28C die zweiten leitfähigen Merkmale 140 einen Metall-Isolator-Metall-Induktor (MIM-Induktor) aufweisen. Die eingebetteten passiven Vorrichtungen können mit den zweiten leitfähigen Leitungen 134 (z.B. der Stromschiene) integriert sein, um Schaltungen (z.B. Leistungsschaltungen) an der Rückseite der nano-FETs bereitzustellen.
  • In 29A bis 29C sind eine Passivierungsschicht 144, UBMs 146 (UBM: „Under Bump Metallurgy“, Under-Bump-Metallisierung) und externe Verbinder 148 über der rückseitigen Interconnect-Struktur 136 gebildet. Die Passivierungsschicht 144 kann Polymere wie PBO, Polyimid, BCB oder dergleichen aufweisen. Alternativ kann die Passivierungsschicht 144 nicht organische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen aufweisen. Die Passivierungsschicht 144 kann zum Beispiel durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
  • Die UBMs 146 werden durch die Passivierungsschicht 144 zu den zweiten leitfähigen Merkmalen 140 in der rückseitigen Interconnect-Struktur 136 gebildet und die externen Verbinder 148 werden auf den UBMs 146 gebildet. Die UBMs 146 können eine oder mehrere Schichten aus Kupfer, Nickel, Gold oder dergleichen aufweisen, die durch einen Plattierungsprozess oder dergleichen gebildet sind. Die externen Verbinder 148 (z.B. Lötkugeln) werden auf den UBMs 146 gebildet. Die Bildung der externen Verbinder 148 kann Platzieren von Lötkugeln auf freigelegten Abschnitten der UBMs 146 und Wiederaufschmelzen der Lötkugeln umfassen. In manchen Ausführungsformen umfasst die Bildung der externen Verbinder 148 durchführen eines Plattierungsschritts zur Bildung von Lötmittelgebieten über den obersten zweiten leitfähigen Merkmalen 140 und dann Wiederaufschmelzen der Lötmittelgebiete. Die UBMs 146 und die externen Verbinder 148 können zum Bereitstellen von Eingangs-/Ausgangsverbindungen zu anderen elektrischen Komponenten, wie anderen Vorrichtungs-Dies, Umverteilungsstrukturen, Leiterplatten (PCBs), Hauptplatinen oder dergleichen verwendet werden. Die UBMs 146 und die externen Verbinder 148 können auch als rückseitige Eingangs-/Ausgangspads bezeichnet werden, die Signal-, Versorgungsspannungs- und/oder Masseverbindungen zu den oben beschriebenen nano-FETs bereitstellen können.
  • 30 bis 51 veranschaulichen Zwischenschritte zum Bilden verpackter Halbleitervorrichtungen, die nano-FETs aufweisen können, die durch die oben beschriebenen Prozesse gebildet werden. 30 bis 51 veranschaulichen Referenzquerschnitt C-C', der in 1 veranschaulicht ist. Die in 30 bis 51 beschriebenen Prozessschritte können unter Verwendung von sowohl n-nano-FETs als auch p-nano-FETs angewendet werden.
  • In 30 ist ein zweites Trägersubstrat 160 an einer rückseitigen Oberfläche eines ersten IC-Dies 200A (z.B. oben in Bezug auf 21A bis 21C besprochen) unter Verwendung einer ersten Trennschicht 162 befestigt und eine Vorderseite eines zweiten IC-Dies 200B (z.B. oben in Bezug auf 21D besprochen) ist an eine Vorderseite des ersten IC-Dies 200A gebondet. Das zweite Trägersubstrat 160 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 160 kann ein Wafer sein, sodass mehrere erste IC-Dies 200A und zweite IC-Dies 200B gleichzeitig auf dem zweiten Trägersubstrat 160 bearbeitet werden können.
  • Die erste Trennschicht 162 kann aus einem Material auf Polymerbasis gebildet sein, die anschließend gemeinsam mit dem zweiten Trägersubstrat 160 von dem darüberliegenden ersten IC-Die 200A entfernt werden kann. In manchen Ausführungsformen ist die erste Trennschicht 162 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die erste Trennschicht 162 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die erste Trennschicht 162 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das zweite Trägersubstrat 160 laminiert ist oder kann dergleichen sein. Die Deckfläche der ersten Trennschicht 162 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das zweite IC-Die 200B wird dann an das erste IC-Die 200A gebondet. Das zweite IC-Die 200B wird Fläche an Fläche an das erste IC-Die 200A gebondet. Wie zum Beispiel in 30 veranschaulicht, wird die vorderseitige Interconnect-Struktur 120 des zweiten IC-Dies 200B direkt Fläche an Fläche durch Hybridbonding an die vorderseitige Interconnect-Struktur 120 des ersten IC-Dies 200A gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer ersten dielektrischen Schicht 124 des ersten IC-Dies 200A und einer ersten dielektrischen Schicht 124 des zweiten IC-Dies 200B gebildet und Metall-Metall-Bonds sind zwischen ersten leitfähigen Merkmalen 122 des ersten IC-Dies 200A und ersten leitfähigen Merkmalen 122 des zweiten IC-Dies 200B gebildet.
  • Als ein Beispiel beginnt ein Hybridbondingprozess mit Anwenden einer Oberflächenbehandlung an der ersten dielektrischen Schicht 124 des ersten IC-Dies 200A und/oder der ersten dielektrischen Schicht 124 des zweiten IC-Dies 200B. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung weiter einen Reinigungsprozess umfassen (z.B. eine Spülung mit entionisiertem Wasser oder dergleichen), die an der ersten dielektrischen Schicht 124 des ersten IC-Dies 200A und/oder der ersten dielektrischen Schicht 124 des zweiten IC-Dies 200B angewendet werden kann. Der Hybridbondingprozess kann dann mit Ausrichten der ersten leitfähigen Merkmale 122 des zweiten IC-Dies 200B mit den ersten leitfähigen Merkmale 122 des ersten IC-Dies 200A fortfahren. Wenn das zweite IC-Die 200B mit dem ersten IC-Die 200A ausgerichtet ist, können die ersten leitfähigen Merkmale 122 des zweiten IC-Dies 200B mit den entsprechenden ersten leitfähigen Merkmalen 122 des ersten IC-Dies 200A überlappen. Danach umfasst das Hybridbonding einen Prä-Bondingschritt, in dessen Verlauf das zweite IC-Die 200B mit dem ersten IC-Die 200A in Kontakt gebracht wird. Das Prä-Bonding kann bei Raumtemperatur (z.B. zwischen etwa 21°C und etwa 25°C) durchgeführt werden. Der Hybridbondingprozess fährt mit Durchführen eines Temperns durch, zum Beispiel bei einer Temperatur zwischen etwa 150°C und etwa 400°C für eine Dauer zwischen etwa 0,5 Stunden und etwa 3 Stunden, sodass das Metall in den ersten leitfähigen Merkmalen 122 des zweiten IC-Dies 200B (z.B. Kupfer) und das Metall der ersten leitfähigen Merkmale 122 des ersten IC-Dies 200A (z.B. Kupfer) interdiffundieren und die direkten Metall-Metall-Bonds gebildet werden. Obwohl ein einzelnes zweites IC-Die 200B an das erste IC-Die 200A gebondet veranschaulicht ist, können andere Ausführungsformen mehrere zweite IC-Dies 200B aufweisen, die an ein oder mehrere erste IC-Dies 200A gebondet sein können. In solchen Ausführungsformen können die mehreren zweiten IC-Dies 200B und/oder die mehreren ersten IC-Dies 200A in einer gestapelten Konfiguration (z.B. mit mehreren gestapelten Dies) und/oder einer Seite an Seite-Konfiguration sein.
  • Das erste IC-Die 200A und das zweite IC-Die 200B können logische Dies (z.B. zentrale Verarbeitungseinheiten (CPUs, Central Processing Units), Grafikverarbeitungseinheiten (GPUs, Graphics Processing Units), Systeme-auf-einem-Chip (SoCs, System-on-a-Chips), Anwendungsprozessoren (APs), feldprogrammierbare Gate-Arrays (FPGAs), Mikrosteuerungen oder dergleichen), Speicher-Dies (z.B. dynamische Direktzugriffsspeicher-Dies (DRAM-Dies), statische Direktzugriffsspeicher-Dies (SRAM-Dies) oder dergleichen), Leistungsmanagement-Dies (z.B. Leistungsmanagement-IC-Dies (PMIC-Dies), Funkfrequenz-Dies (RF-Dies), Sensor-Dies, mikro-elektro-mechanische System-Dies (MEMS-Dies), Signalverarbeitungs-Dies (z.B. Digitalsignalverarbeitungs-Dies (DSP-Dies), Frontend-Dies (z.B. analoge Frontend-Dies (AFE-Dies)), dergleichen oder Kombinationen davon sein.
  • In 31 wird ein Ausdünnungsprozess an der Rückseite des Substrats 50 des zweiten IC-Dies 200B angewendet und eine rückseitige Interconnect-Struktur 136, eine Passivierungsschicht 144, UBMs 146 und externe Verbinder 148 werden über Rückseiten des Substrats 50 und der epitaktischen Source/Drain-Gebiete 92 des zweiten IC-Dies 200B gebildet. Das Substrat 50 kann unter Verwendung von Prozessen ausgedünnt werden, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 23A bis 23C beschrieben sind. Die rückseitige Interconnect-Struktur 136, die Passivierungsschicht 144, die UBMs 146 und die externen Verbinder 148 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 24A bis 29C besprochen sind.
  • In 32 wird ein Trägersubstrat-Debonding durchgeführt, um das zweite Trägersubstrat 160 von dem ersten IC-Die 200A zu lösen („debonden“), und eine erste verpackte Halbleitervorrichtung 300A wird gebildet. In manchen Ausführungsformen umfasst das Debonden Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die erste Trennschicht 162, sodass sich die erste Trennschicht 162 unter der Wärme des Lichts zersetzt und das zweite Trägersubstrat 160 entfernt werden kann. Entfernen des zweiten Trägersubstrats 160 legt das Substrat 50 an der Rückseite des ersten IC-Dies 200A frei.
  • Herkömmliche Prozesse können Substratdurchkontaktierungen durch Substrate bilden, um rückseitige Verbindungen zu IC-Dies bereitzustellen. Im Gegensatz dazu verringert Bilden der zweiten leitfähigen Leitungen 134 (z.B. der Stromschienen) und der rückseitigen Interconnect-Strukturen 136, um rückseitige Verbindungen für die erste verpackte Halbleitervorrichtung 300A bereitzustellen, die Fläche, die für rückseitige Verbindungen erforderlich ist, wodurch Vorrichtungsdichte erhöht wird und die Flexibilität von rückseitigen Verbindungen verbessert wird. Überdies verkürzt Bonding des zweiten IC-Dies 200B an das erste IC-Die 200A unter Verwendung von Hybridbonding die Routingdistanz zwischen dem zweiten IC-Die 200B und dem ersten IC-Die 200A und verringert den Widerstand zwischen dem zweiten IC-Die 200B und dem ersten IC-Die 200A. Als solches kann die erste verpackte Halbleitervorrichtung 300A mit größeren Vorrichtungsdichten, größerer Flexibilität und verbesserter Leistung gebildet werden.
  • 33 veranschaulicht ein drittes IC-Die 200C, das in verpackten Halbleitervorrichtungen verwendet werden kann. Das dritte IC-Die 200C kann durch Durchführen der Prozesse, die oben in Bezug auf 2 bis 17C beschrieben sind, um Transistorstrukturen 109 zu bilden, dann Durchführen der Prozesse, die oben in Bezug auf 22A bis 28C beschrieben sind, um eine rückseitige Interconnect-Struktur 136 zu bilden, gebildet werden. Die Prozesse, die oben in Bezug auf 18A bis 23C beschrieben sind (z.B. die Prozesse, die zum Bilden von Source/Drain-Kontakten 112, Gate-Kontakten 114 und einer vorderseitigen Interconnect-Struktur 120 verwendet werden), können übersprungen werden, um das dritte IC-Die 200C zu bilden. Ein Schneideprozess, wie Sägen, eine Laserablationsmethode, ein Ätzprozess, eine Kombination davon oder dergleichen, kann dann zum Bilden des dritten IC-Dies 200C verwendet werden. Das dritte IC-Die 200C kann ein Logik-Die (z.B. eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-auf-einem-Chip (SoC), ein Anwendungsprozessor (AP), ein feldprogrammierbares Gate-Array (FPGA), eine Mikrosteuerung oder dergleichen), ein Speicher-Die (z.B. dynamisches Direktzugriffsspeicher-Die (DRAM-Die), statisches Direktzugriffsspeicher-Die (SRAM-Die) oder dergleichen), Leistungsmanagement-Die (z.B. Leistungsmanagement-IC-Die (PMIC-Die), Funkfrequenz-Die (RF-Die), Sensor-Die, ein mikro-elektro-mechanisches System-Die (MEMS-Die), ein Signalverarbeitungs-Die (z.B. Digitalsignalverarbeitungs-Die (DSP-Die), ein Frontend-Die (z.B. analoges Frontend-Die (AFE-Die)), dergleichen oder eine Kombination davon sein.
  • In 34 ist ein zweites Trägersubstrat 160 an einer rückseitigen Oberfläche eines zweiten IC-Dies 200B (oben in Bezug auf 21D besprochen) unter Verwendung einer ersten Trennschicht 162 befestigt und eine Rückseite eines dritten IC-Dies 200C (oben in Bezug auf 33 besprochen) wird an eine Vorderseite des zweiten IC-Dies 200B gebondet. Das zweite Trägersubstrat 160 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 160 kann ein Wafer sein, sodass mehrere zweite IC-Dies 200B und dritte IC-Dies 200C gleichzeitig auf dem zweiten Trägersubstrat 160 bearbeitet werden können.
  • Die erste Trennschicht 162 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem zweiten Trägersubstrat 160 von dem darüberliegenden zweiten IC-Die 200B entfernt werden kann. In manchen Ausführungsformen ist die erste Trennschicht 162 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die erste Trennschicht 162 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die erste Trennschicht 162 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das zweite Trägersubstrat 160 laminiert ist oder kann dergleichen sein. Die Deckfläche der ersten Trennschicht 162 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das dritte IC-Die 200C wird dann an das zweite IC-Die 200B gebondet. Das dritte IC-Die 200C wird Rückseite an Vorderseite an das zweite IC-Die 200B gebondet. Zum Beispiel, wie in 34 veranschaulicht, ist die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200C direkt Rückseite an Vorderseite durch Hybridbonding an die vorderseitige Interconnect-Struktur 120 des zweiten IC-Dies 200B gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer ersten dielektrischen Schicht 124 des zweiten IC-Dies 200B und einer fünften dielektrischen Schicht 138 des dritten IC-Dies 200C gebildet und Metall-Metall-Bonds sind zwischen ersten leitfähigen Merkmalen 122 des zweiten IC-Dies 200B und zweiten leitfähigen Merkmalen 140 des dritten IC-Dies 200C gebildet.
  • In 35 sind Source/Drain-Kontakte 112, Gate-Kontakte 114, ein zweites ILD 106, eine vorderseitige Interconnect-Struktur 120, eine Passivierungsschicht 154, UBMs 156 und externe Verbinder 158 über einer Vorderseite des dritten IC-Dies 200C gebildet. Die Source/Drain-Kontakte 112, die Gate-Kontakte 114, das zweite ILD 106 und die vorderseitige Interconnect-Struktur 120 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 18A bis 21C besprochen sind.
  • Die Passivierungsschicht 154, die UBMs 156 und die externen Verbinder 158 werden dann über der vorderseitigen Interconnect-Struktur 120 gebildet. Die Passivierungsschicht 154 kann Polymere wie PBO, Polyimid, BCB oder dergleichen enthalten. Alternativ kann die Passivierungsschicht 154 nicht organische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen enthalten. Die Passivierungsschicht 154 kann zum Beispiel durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
  • Die UBMs 156 werden durch die Passivierungsschicht 154 zu den ersten leitfähigen Merkmalen 122 in der vorderseitigen Interconnect-Struktur 120 gebildet und die externen Verbinder 158 werden auf den UBMs 156 gebildet. Die UBMs 156 können eine oder mehrere Schichten aus Kupfer, Nickel, Gold oder dergleichen aufweisen, die durch einen Plattierungsprozess oder dergleichen gebildet sind. Die externen Verbinder 158 (z.B. Lötkugeln) werden auf den UBMs 156 gebildet. Die Bildung der externen Verbinder 158 kann Platzieren von Lötkugeln auf freigelegten Abschnitten der UBMs 156 und Wiederaufschmelzen der Lötkugeln umfassen. In manchen Ausführungsformen umfasst die Bildung der externen Verbinder 158 Durchführen eines Plattierungsschritts zur Bildung von Lötmittelgebieten über den obersten ersten leitfähigen Merkmalen 122 und dann Wiederaufschmelzen der Lötmittelgebiete. Die UBMs 156 und die externen Verbinder 158 können verwendet werden, um Eingangs-/Ausgangsverbindungen zu anderen elektrischen Komponenten bereitzustellen, wie anderen Vorrichtungs-Dies, Umverteilungsstrukturen, Leiterplatten (PCBs), Hauptplatinen oder dergleichen. Die UBMs 156 und die externen Verbinder 158 können auch als vorderseitige Eingangs-/Ausgangspads bezeichnet werden, die Signal-, Versorgungsspannungs- und/oder Masseverbindungen zu den nano-FETs des dritten IC-Dies 200C und des zweiten IC-Dies 200B bereitstellen können.
  • In 36 wird ein Trägersubstrat-Debonding durchgeführt, um das zweite Trägersubstrat 160 von dem zweiten IC-Die 200B zu lösen („debonden“), und eine zweite verpackte Halbleitervorrichtung 300B wird gebildet. In manchen Ausführungsformen umfasst das Debonding Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die erste Trennschicht 162, sodass die erste Trennschicht 162 unter der Wärme des Lichts zersetzt wird und das zweite Trägersubstrat 160 entfernt werden kann. Entfernen des zweiten Trägersubstrats 160 legt das Substrat 50 an der Rückseite des zweiten IC-Dies 200B frei.
  • Herkömmliche Prozesse können Substratdurchkontaktierungen durch Substrate bilden, um rückseitige Verbindungen zu IC-Dies bereitzustellen. Im Gegensatz dazu verringert Bilden der zweiten leitfähigen Leitungen 134 (z.B. der Stromschienen) und der rückseitigen Interconnect-Strukturen 136, um rückseitige Verbindungen für die zweite verpackte Halbleitervorrichtung 300B herzustellen, die Fläche, die für rückseitige Verbindungen erforderlich ist, wodurch Vorrichtungsdichte erhöht wird und die Flexibilität von rückseitigen Verbindungen verbessert wird. Überdies verkürzt Bonding des dritten IC-Dies 200C an das zweite IC-Die 200B unter Verwendung von Hybridbonding die Routingdistanz zwischen dem dritten IC-Die 200C und dem zweiten IC-Die 200B und verringert den Widerstand zwischen dem dritten IC-Die 200C und dem zweiten IC-Die 200B. Als solches kann die zweite verpackte Halbleitervorrichtung 300B mit größeren Vorrichtungsdichten, größerer Flexibilität und verbesserter Leistung gebildet werden.
  • In 37 ist ein zweites Trägersubstrat 160 an einer vorderseitigen Oberfläche eines dritten IC-Dies 200Ci (oben in Bezug auf 33 besprochen) unter Verwendung einer ersten Trennschicht 162 befestigt und eine Rückseite eines dritten IC-Dies 200Cii (oben in Bezug auf 33 besprochen) ist an eine Rückseite des dritten IC-Dies 200Ci gebondet. Das zweite Trägersubstrat 160 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 160 kann ein Wafer sein, sodass mehrere dritte IC-Dies 200Ci und dritte IC-Dies 200Cii gleichzeitig auf dem zweiten Trägersubstrat 160 bearbeitet werden können.
  • Die erste Trennschicht 162 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem zweiten Trägersubstrat 160 von dem darüberliegenden dritten IC-Die 200Ci entfernt werden kann. In manchen Ausführungsformen ist die erste Trennschicht 162 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die erste Trennschicht 162 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die erste Trennschicht 162 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das zweite Trägersubstrat 160 laminiert ist oder kann dergleichen sein. Die Deckfläche der ersten Trennschicht 162 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das dritte IC-Die 200Cii wird dann an das dritte IC-Die 200Ci gebondet. Das dritte IC-Die 200Cii wird Rückseite an Rückseite an das dritte IC-Die 200Ci gebondet. Wie zum Beispiel in 37 veranschaulicht, ist die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200Cii direkt Rückseite an Rückseite durch Hybridbonding an die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200Ci gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer fünften dielektrischen Schicht 138 des dritten IC-Dies 200Ci und einer fünften dielektrischen Schicht 138 des dritten IC-Dies 200Cii gebildet und Metall-Metall-Bonds sind zwischen zweiten leitfähigen Merkmalen 140 des dritten IC-Dies 200Ci und zweiten leitfähigen Merkmale 140 des dritten IC-Dies 200Cii gebildet.
  • In 38 sind Source/Drain-Kontakte 112, Gate-Kontakte 114, ein zweites ILD 106, eine vorderseitige Interconnect-Struktur 120, eine Passivierungsschicht 154, UBMs 156 und externe Verbinder 158 über einer Vorderseite des dritten IC-Dies 200Cii gebildet. Die Source/Drain-Kontakte 112, die Gate-Kontakte 114, das zweite ILD 106 und die vorderseitige Interconnect-Struktur 120 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 18A bis 21C besprochen sind. Weiter können die Passivierungsschicht 154, die UBMs 156 und die externen Verbinder 158 aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 35 besprochen sind.
  • In 39 wird die Struktur von 38 umgedreht, sodass eine Vorderseite des dritten IC-Dies 200Ci nach oben weist und ein drittes Trägersubstrat 170 an einer Vorderseite der vorderseitigen Interconnect-Struktur 120, die über der Vorderseite des dritten IC-Dies 200Cii gebildet ist, unter Verwendung einer zweiten Trennschicht 172 befestigt ist. Das dritte Trägersubstrat 170 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das dritte Trägersubstrat 170 kann ein Wafer sein, sodass mehrere dritte IC-Dies 200Ci und dritte IC-Dies 200Cii gleichzeitig auf dem dritten Trägersubstrat 170 bearbeitet werden können.
  • Die zweite Trennschicht 172 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem dritten Trägersubstrat 170 von dem darüberliegenden dritten IC-Die 200Cii entfernt werden kann. In manchen Ausführungsformen ist die zweite Trennschicht 172 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die zweite Trennschicht 172 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die zweite Trennschicht 172 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das dritte Trägersubstrat 170 laminiert wird, oder kann dergleichen sein. Die Deckfläche der zweiten Trennschicht 172 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das dritte IC-Die 200Cii wird dann an das dritte IC-Die 200Ci gebondet. Das dritte IC-Die 200Cii ist Rückseite an Rückseite an das dritte IC-Die 200Ci gebondet. Zum Beispiel wie in 39 veranschaulicht, ist die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200Cii direkt Rückseite an Rückseite durch Hybridbonding an die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200Ci gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer fünften dielektrischen Schicht 138 des dritten IC-Dies 200Ci und einer fünften dielektrischen Schicht 138 des dritten IC-Dies 200Cii gebildet und Metall-Metall-Bonds sind zwischen zweiten leitfähigen Merkmalen 140 des dritten IC-Dies 200Ci und zweiten leitfähigen Merkmalen 140 des dritten IC-Dies 200Cii gebildet.
  • In 40 sind Source/Drain-Kontakte 112, Gate-Kontakte 114, ein zweites ILD 106, eine vorderseitige Interconnect-Struktur 120, eine Passivierungsschicht 154, UBMs 156 und externe Verbinder 158 über einer Vorderseite des dritten IC-Dies 200Ci gebildet. Die Source/Drain-Kontakte 112, die Gate-Kontakte 114, das zweite ILD 106 und die vorderseitige Interconnect-Struktur 120 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 38 besprochen sind. Weiter können die Passivierungsschicht 154, die UBMs 156 und die externen Verbinder 158 aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 38 besprochen sind.
  • In 41 wird ein Trägersubstrat-Debonding durchgeführt, um das dritte Trägersubstrat 170 von dem dritten IC-Die 200Cii zu lösen (oder „debonden“), und eine dritte verpackte Halbleitervorrichtung 300C wird gebildet. In manchen Ausführungsformen umfasst das Debonding Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die zweite Trennschicht 172, sodass sich die zweite Trennschicht 172 unter der Wärme des Lichts zersetzt und das dritte Trägersubstrat 170 entfernt werden kann. Entfernen des dritten Trägersubstrats 170 legt die vorderseitige Interconnect-Struktur 120 an der Vorderseite des dritten IC-Dies 200Cii frei.
  • Herkömmliche Prozesse können Substratdurchkontaktierungen durch Substrate bilden, um rückseitige Verbindungen zu IC-Dies bereitzustellen. Im Gegensatz dazu verringert Bilden der zweiten leitfähigen Leitungen 134 (z.B. der Stromschienen) und der rückseitigen Interconnect-Strukturen 136, um rückseitige Verbindungen für die dritte verpackte Halbleitervorrichtung 300C bereitzustellen, die Fläche, die für rückseitige Verbindungen erforderlich ist, wodurch Vorrichtungsdichte erhöht wird und die Flexibilität von rückseitigen Verbindungen verbessert wird. Überdies verkürzt Bonding des dritten IC-Dies 200Cii an das dritte IC-Die 200Ci unter Verwendung von Hybridbonding die Routingdistanz zwischen dem dritten IC-Die 200Cii und dem dritten IC-Die 200Ci und verringert den Widerstand zwischen dem dritten IC-Die 200Cii und dem dritten IC-Die 200Ci. Als solches kann die dritte verpackte Halbleitervorrichtung 300C mit größeren Vorrichtungsdichten, größerer Flexibilität und verbesserter Leistung gebildet werden.
  • In 42 ist ein zweites Trägersubstrat 160 an einer rückseitigen Oberfläche eines ersten IC-Dies 200Ai (oben in Bezug auf 21A bis 21C besprochen) unter Verwendung einer ersten Trennschicht 162 befestigt und eine Vorderseite eines ersten IC-Dies 200Aii (oben in Bezug auf 21A bis 21C besprochen) ist an eine Vorderseite des ersten IC-Dies 200Ai gebondet. Das zweite Trägersubstrat 160 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 160 kann ein Wafer sein, sodass mehrere erste IC-Dies 200Ai und erste IC-Dies 200Aii gleichzeitig auf dem zweiten Trägersubstrat 160 bearbeitet werden können.
  • Die erste Trennschicht 162 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem zweiten Trägersubstrat 160 von dem darüberliegenden ersten IC-Die 200Ai entfernt werden kann. In manchen Ausführungsformen ist die erste Trennschicht 162 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die erste Trennschicht 162 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die erste Trennschicht 162 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das zweite Trägersubstrat 160 laminiert ist oder kann dergleichen sein. Die Deckfläche der ersten Trennschicht 162 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das erste IC-Die 200Aii wird dann an das erste IC-Die 200Ai gebondet. Das erste IC-Die 200Aii wird Fläche an Fläche an das erste IC-Die 200Ai gebondet. Wie zum Beispiel in 42 veranschaulicht, ist die vorderseitige Interconnect-Struktur 120 des ersten IC-Dies 200Aii direkt Fläche an Fläche durch Hybridbonding an die vorderseitige Interconnect-Struktur 120 des ersten IC-Dies 200Ai gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer ersten dielektrischen Schicht 124 des ersten IC-Dies 200Ai und einer ersten dielektrischen Schicht 124 des ersten IC-Dies 200Aii gebildet und Metall-Metall-Bonds sind zwischen ersten leitfähigen Merkmalen 122 des ersten IC-Dies 200Ai und ersten leitfähigen Merkmalen 122 des ersten IC-Dies 200Ai gebildet.
  • In 43 wird ein Ausdünnungsprozess an der Rückseite des Substrats 50 des ersten IC-Dies 200Aii angewendet und eine rückseitige Interconnect-Struktur 136 wird über Rückseiten des Substrats 50 und den epitaktischen Source/Drain-Gebieten 92 des ersten IC-Dies 200Aii gebildet. Das Substrat 50 kann unter Verwendung von Prozessen ausgedünnt werden, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 23A bis 23C beschrieben sind. Die rückseitige Interconnect-Struktur 136 kann aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 24A bis 28C besprochen sind.
  • In 44 wird die Struktur von 43 umgedreht, sodass eine Rückseite des ersten IC-Dies 200Ai nach oben zeigt, und ein drittes Trägersubstrat 170 wird an einer Rückseite der rückseitigen Interconnect-Struktur 136, die über der Rückseite des ersten IC-Dies 200Aii gebildet ist, unter Verwendung einer zweiten Trennschicht 172 befestigt. Das dritte Trägersubstrat 170 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das dritte Trägersubstrat 170 kann ein Wafer sein, sodass mehrere erste IC-Dies 200Ai und erste IC-Dies 200Aii gleichzeitig auf dem dritten Trägersubstrat 170 bearbeitet werden können.
  • Die zweite Trennschicht 172 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem dritten Trägersubstrat 170 von dem darüberliegenden ersten IC-Die 200Aii entfernt werden kann. In manchen Ausführungsformen ist die zweite Trennschicht 172 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die zweite Trennschicht 172 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die zweite Trennschicht 172 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das dritte Trägersubstrat 170 laminiert ist, oder kann dergleichen sein. Die Deckfläche der zweiten Trennschicht 172 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • In 45 wird ein Ausdünnungsprozess an der Rückseite des Substrats 50 des ersten IC-Dies 200Ai angewendet und eine rückseitige Interconnect-Struktur 136, eine Passivierungsschicht 144, UBMs 146 und externe Verbinder 148 werden über Rückseiten des Substrats 50 und den epitaktischen Source/Drain-Gebieten 92 des ersten IC-Dies 200Ai gebildet. Das Substrat 50 kann unter Verwendung von Prozessen ausgedünnt werden, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 23A bis 23C beschrieben sind. Die rückseitige Interconnect-Struktur 136, die Passivierungsschicht 144, die UBMs 146 und die externen Verbinder 148 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 24A bis 29C besprochen sind.
  • In 46 wird ein Trägersubstrat-Debonding durchgeführt, um das dritte Trägersubstrat 170 von dem ersten IC-Die 200Aii zu lösen (oder „debonden“), und eine vierte verpackte Halbleitervorrichtung 300D wird gebildet. In manchen Ausführungsformen umfasst das Debonding Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die zweite Trennschicht 172, sodass sich die zweite Trennschicht 172 unter der Wärme des Lichts zersetzt und das dritte Trägersubstrat 170 entfernt werden kann. Entfernen des dritten Trägersubstrats 170 legt die rückseitige Interconnect-Struktur 136 an der Rückseite des ersten IC-Dies 200Aii frei.
  • Herkömmliche Prozesse können Substratdurchkontaktierungen durch Substrate bilden, um rückseitige Verbindungen zu IC-Dies bereitzustellen. Im Gegensatz dazu verringert Bilden der zweiten leitfähigen Leitungen 134 (z.B. der Stromschienen) und der rückseitigen Interconnect-Strukturen 136, um rückseitige Verbindungen für die vierte verpackte Halbleitervorrichtung 300D bereitzustellen, die Fläche, die für rückseitige Verbindungen erforderlich ist, wodurch Vorrichtungsdichte erhöht wird und die Flexibilität von rückseitigen Verbindungen verbessert wird. Überdies verkürzt Bonding des ersten IC-Dies 200Aii an das erste IC-Die 200Ai unter Verwendung von Hybridbonding die Routingdistanz zwischen dem ersten IC-Die 200Aii und dem ersten IC-Die 200Ai und verringert den Widerstand zwischen dem ersten IC-Die 200Aii und dem ersten IC-Die 200Ai. Als solches kann die vierte verpackte Halbleitervorrichtung 300D mit größeren Vorrichtungsdichten, größerer Flexibilität und verbesserter Leistung gebildet werden.
  • In 47 ist ein zweites Trägersubstrat 160 an einer rückseitigen Oberfläche eines ersten IC-Dies 200A (oben in Bezug auf besprochen 21A bis 21C) unter Verwendung einer ersten Trennschicht 162 befestigt und eine Rückseite eines dritten IC-Dies 200C (oben in Bezug auf 33 besprochen) ist an eine Vorderseite des ersten IC-Dies 200A gebondet. Das zweite Trägersubstrat 160 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 160 kann ein Wafer sein, sodass mehrere erste IC-Dies 200A und dritte IC-Dies 200C gleichzeitig auf dem zweiten Trägersubstrat 160 bearbeitet werden können.
  • Die erste Trennschicht 162 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem zweiten Trägersubstrat 160 von dem darüberliegenden ersten IC-Die 200A entfernt werden kann. In manchen Ausführungsformen ist die erste Trennschicht 162 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die erste Trennschicht 162 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die erste Trennschicht 162 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das zweite Trägersubstrat 160 laminiert ist, oder kann dergleichen sein. Die Deckfläche der ersten Trennschicht 162 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • Das dritte IC-Die 200C wird dann an das erste IC-Die 200A gebondet. Das dritte IC-Die 200C ist Rückseite an Vorderseite an das erste IC-Die 200A gebondet. Wie zum Beispiel in 47 veranschaulicht, ist die rückseitige Interconnect-Struktur 136 des dritten IC-Dies 200C direkt Rückseite an Vorderseite durch Hybridbonding an die vorderseitige Interconnect-Struktur 120 des ersten IC-Dies 200A gebondet. Im Speziellen sind Dielektrikum-Dielektrikum-Bonds zwischen einer ersten dielektrischen Schicht 124 des ersten IC-Dies 200A und einer fünften dielektrische Schicht 138 des dritten IC-Dies 200C gebildet und Metall-Metall-Bonds sind zwischen ersten leitfähigen Merkmalen 122 des ersten IC-Dies 200A und zweiten leitfähigen Merkmale 140 des dritten IC-Dies 200C gebildet.
  • In 48 sind Source/Drain-Kontakte 112, Gate-Kontakte 114, ein zweites ILD 106 und eine vorderseitige Interconnect-Struktur 120 über einer Vorderseite des dritten IC-Dies 200C gebildet. Die Source/Drain-Kontakte 112, die Gate-Kontakte 114, das zweite ILD 106 und die vorderseitige Interconnect-Struktur 120 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 18A bis 21C besprochen sind.
  • In 49 wird die Struktur von 48 umgedreht sodass eine Rückseite des ersten IC-Dies 200A nach oben weist, und ein drittes Trägersubstrat 170 wird an einer Vorderseite der vorderseitigen Interconnect-Struktur 120, die über der Vorderseite des dritten IC-Dies 200C gebildet ist, unter Verwendung einer zweiten Trennschicht 172 befestigt. Das dritte Trägersubstrat 170 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das dritte Trägersubstrat 170 kann ein Wafer sein, sodass mehrere erste IC-Dies 200A und dritte IC-Dies 200C gleichzeitig auf dem dritten Trägersubstrat 170 bearbeitet werden können.
  • Die zweite Trennschicht 172 kann aus einem Material auf Polymerbasis gebildet sein, das anschließend gemeinsam mit dem dritten Trägersubstrat 170 von dem darüberliegenden dritten IC-Die 200C entfernt werden kann. In manchen Ausführungsformen ist die zweite Trennschicht 172 ein Epoxy-basiertes thermisches Trennmaterial, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie eine Licht-Wärme-Umwandlungstrennbeschichtung (LTHC-Beschichtung). In anderen Ausführungsformen kann die zweite Trennschicht 172 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er mit UV-Licht bestrahlt wird. Die zweite Trennschicht 172 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das dritte Trägersubstrat 170 laminiert ist, oder kann dergleichen sein. Die Deckfläche der zweiten Trennschicht 172 kann geebnet sein und kann einen hohen Grad an Planarität aufweisen.
  • In 50 wird ein Ausdünnungsprozess an der Rückseite des Substrats 50 des ersten IC-Dies 200A angewendet und eine rückseitige Interconnect-Struktur 136, eine Passivierungsschicht 144, UBMs 146 und externe Verbinder 148 werden über Rückseiten des Substrats 50 und der epitaktischen Source/Drain-Gebiete 92 des ersten IC-Dies 200A gebildet. Das Substrat 50 kann unter Verwendung von Prozessen ausgedünnt werden, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 23A bis 23C beschrieben sind. Die rückseitige Interconnect-Struktur 136, die Passivierungsschicht 144, die UBMs 146 und die externen Verbinder 148 können aus Materialien und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die oben in Bezug auf 24A bis 29C besprochen sind.
  • In 51 wird ein Trägersubstrat-Debonding durchgeführt, um das dritte Trägersubstrat 170 von dem dritten IC-Die 200C zu lösen (oder „debonden“), und eine fünfte verpackte Halbleitervorrichtung 300E wird gebildet. In manchen Ausführungsformen umfasst Debonding Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die zweite Trennschicht 172, sodass sich die zweite Trennschicht 172 unter der Wärme des Lichts zersetzt und das dritte Trägersubstrat 170 entfernt werden kann. Entfernen des dritten Trägersubstrats 170 legt die vorderseitige Interconnect-Struktur 120 an der Vorderseite des dritten IC-Dies 200C frei.
  • Herkömmliche Prozesse können Substratdurchkontaktierungen durch Substrate bilden, um rückseitige Verbindungen zu IC-Dies bereitzustellen. Im Gegensatz dazu verringert Bilden der zweiten leitfähigen Leitungen 134 (z.B. der Stromschienen) und der rückseitigen Interconnect-Strukturen 136, um rückseitige Verbindungen für die fünfte verpackte Halbleitervorrichtung 300E bereitzustellen, die Fläche, die für rückseitige Verbindungen erforderlich ist, wodurch Vorrichtungsdichte erhöht wird und die Flexibilität von rückseitigen Verbindungen verbessert wird. Überdies verkürzt Bonding des dritten IC-Dies 200C an das erste IC-Die 200A unter Verwendung von Hybridbonding die Routingdistanz zwischen dem dritten IC-Die 200C und dem ersten IC-Die 200A und verringert den Widerstand zwischen dem dritten IC-Die 200C und dem ersten IC-Die 200A. Als solches kann die fünfte verpackte Halbleitervorrichtung 300E mit größeren Vorrichtungsdichten, größerer Flexibilität und verbesserter Leistung gebildet werden.
  • Ausführungsformen können Vorteile erreichen. Zum Beispiel verringert Bilden von IC-Dies, die rückseitige Interconnect-Strukturen aufweisen und rückseitige Stromschienen in den rückseitigen Interconnect-Strukturen aufweisen, die Interconnect-Fläche, verkürzt Routingdistanz, wodurch die Flexibilität von Interconnect-Flächenlayouts erhöht wird, und erhöht Vorrichtungsdichte. Überdies unterstützt Verwendung von Hybridbonding zwischen IC-Dies in verpackten Halbleitervorrichtungen weiter eine Erhöhung der Flexibilität von Interconnect-Flächenlayouts und verkürzt Routingdistanz, was die Vorrichtungsleistung erhöht.
  • Gemäß einer Ausführungsform weist eine Vorrichtung eine erste IC-Vorrichtung, die eine erste Transistorstruktur in einer ersten Vorrichtungsschicht; eine vorderseitige Interconnect-Struktur an einer Vorderseite der ersten Vorrichtungsschicht; und eine rückseitige Interconnect-Struktur an einer Rückseite der ersten Vorrichtungsschicht, wobei die rückseitige Interconnect-Struktur eine erste dielektrische Schicht an der Rückseite der ersten Vorrichtungsschicht aufweist, wobei sich die rückseitige Interconnect-Struktur parallel zu einer Richtung eines Stromflusses zwischen Source/Drain-Gebieten der ersten Transistorstruktur erstreckt; und einen ersten Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Gebiet der ersten Transistorstruktur erstreckt; aufweist, und eine zweite IC-Vorrichtung auf, die eine zweite Transistorstruktur in einer zweiten Vorrichtungsschicht; und eine erste Interconnect-Struktur auf der zweiten Vorrichtungsschicht aufweist, wobei die erste Interconnect-Struktur durch Dielektrikum-Dielektrikum- und Metall-Metall-Bonds an die vorderseitige Interconnect-Struktur gebondet ist. In einer Ausführungsform ist die erste Interconnect-Struktur an einer Vorderseite der zweiten Vorrichtungsschicht angeordnet. In einer Ausführungsform weist die erste Interconnect-Struktur eine vorderseitige Stromschiene auf und die rückseitige Interconnect-Struktur weist eine rückseitige Stromschiene auf, die durch den ersten Kontakt elektrisch an das Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist. In einer Ausführungsform weist die zweite IC-Vorrichtung weiter eine zweite Interconnect-Struktur, die an einer Rückseite der zweiten Vorrichtungsschicht angeordnet ist, wobei die zweite Interconnect-Struktur eine zweite dielektrische Schicht an der Rückseite der zweiten Vorrichtungsschicht aufweist; und einen zweiten Kontakt, der sich durch die zweite dielektrische Schicht zu einem Source/Drain-Gebiet der zweiten Transistorstruktur erstreckt, auf. In einer Ausführungsform weist die rückseitige Interconnect-Struktur eine erste rückseitige Stromschiene auf, die durch den ersten Kontakt elektrisch an das Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist, und die zweite Interconnect-Struktur weist eine zweite rückseitige Stromschiene auf, die durch den zweiten Kontakt elektrisch an das Source/Drain-Gebiet der zweiten Transistorstruktur gekoppelt ist. In einer Ausführungsform ist die erste Interconnect-Struktur an einer Rückseite der zweiten Vorrichtungsschicht angeordnet. In einer Ausführungsform weist die erste Interconnect-Struktur eine zweite dielektrische Schicht an einer Rückseite der zweiten Vorrichtungsschicht; und einen zweiten Kontakt, der sich durch die zweite dielektrische Schicht zu einem Source/Drain-Gebiet der zweiten Transistorstruktur erstreckt, auf. In einer Ausführungsform weist die rückseitige Interconnect-Struktur eine erste rückseitige Stromschiene auf, die durch den ersten Kontakt elektrisch an das Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist, und die erste Interconnect-Struktur weist eine zweite rückseitige Stromschiene auf, die durch den zweiten Kontakt elektrisch an das Source/Drain-Gebiet der zweiten Transistorstruktur gekoppelt ist.
  • Gemäß einer anderen Ausführungsform weist eine Vorrichtung eine erste IC-Vorrichtung, die ein erstes Substrat; eine erste Vorrichtungsschicht über dem ersten Substrat, wobei die erste Vorrichtungsschicht eine erste Transistorstruktur aufweist; und eine erste Interconnect-Struktur über der ersten Vorrichtungsschicht, wobei die erste Interconnect-Struktur eine erste Stromschiene an einer Rückseite der ersten Vorrichtungsschicht aufweist, wobei die erste Stromschiene durch eine erste rückseitige Durchkontaktierung elektrisch an ein erstes Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist, wobei sich die erste Interconnect-Struktur parallel zu einer Richtung eines Stromflusses zwischen Source/Drain-Gebieten der ersten Transistorstruktur erstreckt; aufweist, und eine zweite IC-Vorrichtung auf, die ein zweites Substrat; eine zweite Vorrichtungsschicht über dem zweiten Substrat, wobei die zweite Vorrichtungsschicht eine zweite Transistorstruktur aufweist; und eine zweite Interconnect-Struktur über der zweiten Vorrichtungsschicht, wobei die zweite Interconnect-Struktur durch Dielektrikum-Dielektrikum- und Metall-Metall-Bonds an die erste Interconnect-Struktur gekoppelt ist, aufweist. In einer Ausführungsform ist die rückseitige Durchkontaktierung elektrisch durch ein erstes Silicidgebiet an das erste Source/Drain-Gebiet gekoppelt. In einer Ausführungsform weist die zweite Interconnect-Struktur eine zweite dielektrische Schicht über einer Rückseite der zweiten Vorrichtungsschicht; und eine zweite Stromschiene über der zweiten dielektrischen Schicht auf, wobei die zweite Stromschiene durch eine zweite rückseitige Durchkontaktierung elektrisch an ein zweites Source/Drain-Gebiet der zweiten Transistorstruktur gekoppelt ist. In einer Ausführungsform ist die zweite Interconnect-Struktur an einer Vorderseite der zweiten Vorrichtungsschicht, die zweite IC-Vorrichtung weist weiter eine dritte Interconnect-Struktur über der zweiten Vorrichtungsschicht auf, die dritte Interconnect-Struktur weist eine zweite Stromschiene an einer Rückseite der zweiten Vorrichtungsschicht auf, wobei die zweite Stromschiene durch eine zweite rückseitige Durchkontaktierung elektrisch an ein zweites Source/Drain-Gebiet der zweiten Transistorstruktur gekoppelt ist. In einer Ausführungsform weist die zweite IC-Vorrichtung weiter eine Passivierungsschicht auf einer Oberfläche der dritten Interconnect-Struktur gegenüber der zweiten Vorrichtungsschicht; eine Underbump-Metallisierung (UBM) in der Passivierungsschicht; und einen externen Verbinder auf der UBM, wobei der externe Verbinder durch die UBM elektrisch an die dritte Interconnect-Struktur gekoppelt ist, auf. In einer Ausführungsform weist die zweite IC-Vorrichtung einen Gate-Kontakt auf, der elektrisch an eine Gate-Struktur der zweiten Transistorstruktur gekoppelt ist, wobei die zweite Interconnect-Struktur eine zweite Stromschiene über einer Vorderseite der zweiten Vorrichtungsschicht aufweist, wobei die zweite Stromschiene durch den Gate-Kontakt elektrisch an die Gate-Struktur gekoppelt ist.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren Bilden eines ersten Transistors auf einem ersten Substrat; Bilden einer ersten Interconnect-Struktur über dem ersten Transistor; Freilegen eines ersten Source/Drain-Gebiets des ersten Transistors, Freilegen des ersten Source/Drain-Gebiets, umfassend Ausdünnen des ersten Substrats; nach Freilegen des ersten Source/Drain-Gebiets, Bilden einer zweiten Interconnect-Struktur über dem ersten Transistor gegenüber der ersten Interconnect-Struktur, Bilden der zweiten Interconnect-Struktur, umfassend Abscheiden einer ersten dielektrischen Schicht über dem ersten Transistor; Bilden einer ersten rückseitigen Durchkontaktierung durch die erste dielektrische Schicht und elektrisch gekoppelt an ein erstes Source/Drain-Gebiet des ersten Transistors; und Bilden einer ersten leitfähigen Leitung, die elektrisch mit der ersten rückseitigen Durchkontaktierung verbunden ist; und Bonden einer ersten IC-Vorrichtung an die erste Interconnect-Struktur, wobei Bonden der ersten IC-Vorrichtung an die erste Interconnect-Struktur Bilden von Dielektrikum-Dielektrikum-Bonds zwischen der ersten IC-Vorrichtung und der ersten Interconnect-Struktur umfasst. In einer Ausführungsform umfasst das Verfahren weiter Bilden der ersten IC-Vorrichtung, wobei Bilden der ersten IC-Vorrichtung Bilden eines zweiten Transistors auf einem zweiten Substrat umfasst; und Bilden einer dritten Interconnect-Struktur über dem zweiten Transistor gegenüber der zweiten Substrat, wobei Bonden der ersten IC-Vorrichtung an die erste Interconnect-Struktur Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der dritten Interconnect-Struktur und der ersten Interconnect-Struktur umfasst. In einer Ausführungsform umfasst Bilden der dritten Interconnect-Struktur Bilden einer zweiten leitfähigen Leitung über dem und elektrisch gekoppelt an den zweiten Transistor, wobei die erste leitfähige Leitung eine erste Stromschiene ist und die zweite leitfähige Leitung eine zweite Stromschiene ist. In einer Ausführungsform umfasst das Verfahren weiter Bilden der ersten IC-Vorrichtung, wobei Bilden der ersten IC-Vorrichtung Bilden eines zweiten Transistors auf einem zweiten Substrat; Freilegen eines zweiten Source/Drain-Gebiets des zweiten Transistors, wobei Freilegen des zweiten Source/Drain-Gebiets Ausdünnen des zweiten Substrats umfasst; und nach Freilegen des zweiten Source/Drain-Gebiets, Bilden einer dritten Interconnect-Struktur über dem zweiten Transistor, wobei Bilden der dritten Interconnect-Struktur Abscheiden einer zweiten dielektrischen Schicht über dem zweiten Transistor umfasst; Bilden einer zweiten rückseitigen Durchkontaktierung durch die zweite dielektrische Schicht und elektrisch an ein zweites Source/Drain-Gebiet des zweiten Transistors gekoppelt; und Bilden einer zweiten leitfähigen Leitung, die elektrisch mit der zweiten rückseitigen Durchkontaktierung verbunden ist, umfasst. In einer Ausführungsform umfasst Bonden der ersten IC-Vorrichtung mit der ersten Interconnect-Struktur Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der dritten Interconnect-Struktur und der ersten Interconnect-Struktur. In einer Ausführungsform umfasst Bilden der ersten IC-Vorrichtung weiter Bilden einer vierten Interconnect-Struktur über dem zweiten Transistor gegenüber der dritten Interconnect-Struktur, wobei Bonden der ersten IC-Vorrichtung an die erste Interconnect-Struktur Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der vierten Interconnect-Struktur und der ersten Interconnect-Struktur umfasst.

Claims (20)

  1. Vorrichtung, aufweisend: eine erste IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), aufweisend: eine erste Transistorstruktur (109) in einer ersten Vorrichtungsschicht; eine vorderseitige Interconnect-Struktur (120) an einer Vorderseite der ersten Vorrichtungsschicht; und eine rückseitige Interconnect-Struktur (136) an einer Rückseite der ersten Vorrichtungsschicht, wobei die rückseitige Interconnect-Struktur (136) aufweist: eine erste dielektrische Schicht (126) an der Rückseite der ersten Vorrichtungsschicht; und einen ersten Kontakt (130), der sich durch die erste dielektrische Schicht (126) zu einem Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) erstreckt, wobei sich die rückseitige Interconnect-Struktur (136) parallel zu einer Richtung eines Stromflusses zwischen Source/Drain-Gebieten der ersten Transistorstruktur (109) erstreckt; und eine zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), aufweisend: eine zweite Transistorstruktur (109) in einer zweiten Vorrichtungsschicht; und eine erste Interconnect-Struktur (120, 136) auf der zweiten Vorrichtungsschicht, wobei die erste Interconnect-Struktur (120,136) durch Dielektrikum-Dielektrikum- und Metall-Metall-Bonds an die vorderseitige Interconnect-Struktur (120) gebondet ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste Interconnect-Struktur (120) an einer Vorderseite der zweiten Vorrichtungsschicht angeordnet ist.
  3. Vorrichtung nach Anspruch 2, wobei die erste Interconnect-Struktur (120) eine vorderseitige Stromschiene (118) aufweist und wobei die rückseitige Interconnect-Struktur (136) eine rückseitige Stromschiene (134) aufweist, die durch den ersten Kontakt (130) elektrisch an das Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) gekoppelt ist.
  4. Vorrichtung nach Anspruch 2 oder 3, wobei die zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) weiter eine zweite Interconnect-Struktur (136) aufweist, die an einer Rückseite der zweiten Vorrichtungsschicht angeordnet ist, wobei die zweite Interconnect-Struktur (136) aufweist: eine zweite dielektrische Schicht (126) an der Rückseite der zweiten Vorrichtungsschicht; und einen zweiten Kontakt (130), der sich durch die zweite dielektrische Schicht (126) zu einem Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) erstreckt.
  5. Vorrichtung nach Anspruch 4, wobei die rückseitige Interconnect-Struktur (136) eine erste rückseitige Stromschiene (134) aufweist, die durch den ersten Kontakt (130) elektrisch an das Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) gekoppelt ist, und wobei die zweite Interconnect-Struktur (136) eine zweite rückseitige Stromschiene (134) aufweist, die durch den zweiten Kontakt (130) elektrisch an das Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) gekoppelt ist.
  6. Vorrichtung nach Anspruch 1, wobei die erste Interconnect-Struktur (136) an einer Rückseite der zweiten Vorrichtungsschicht angeordnet ist.
  7. Vorrichtung nach Anspruch 6, wobei die erste Interconnect-Struktur (136) aufweist: eine zweite dielektrische Schicht (126) an einer Rückseite der zweiten Vorrichtungsschicht; und einen zweiten Kontakt (130), der sich durch die zweite dielektrische Schicht (126) zu einem Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) erstreckt.
  8. Vorrichtung nach Anspruch 7, wobei die rückseitige Interconnect-Struktur (136) eine erste rückseitige Stromschiene (134) aufweist, die durch den ersten Kontakt (130) elektrisch an das Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) gekoppelt ist, und wobei die erste Interconnect-Struktur (136) eine zweite rückseitige Stromschiene (134) aufweist, die durch den zweiten Kontakt (130) elektrisch an das Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) gekoppelt ist.
  9. Vorrichtung, aufweisend: eine erste IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), aufweisend: ein erstes Substrat (50); eine erste Vorrichtungsschicht über dem ersten Substrat (50), wobei die erste Vorrichtungsschicht eine erste Transistorstruktur (109) aufweist; und eine erste Interconnect-Struktur (136) über der ersten Vorrichtungsschicht, wobei die erste Interconnect-Struktur (136) eine erste Stromschiene (134) an einer Rückseite der ersten Vorrichtungsschicht aufweist, wobei die erste Stromschiene (134) durch eine erste rückseitige Durchkontaktierung (130) elektrisch an ein erstes Source/Drain-Gebiet (92) der ersten Transistorstruktur (109) gekoppelt ist, wobei sich die erste Interconnect-Struktur (136) parallel zu einer Richtung eines Stromflusses zwischen Source/Drain-Gebieten der ersten Transistorstruktur (109) erstreckt; und eine zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) aufweisend: ein zweites Substrat (50); eine zweite Vorrichtungsschicht über dem zweiten Substrat (50), wobei die zweite Vorrichtungsschicht eine zweite Transistorstruktur (109) aufweist; und eine zweite Interconnect-Struktur (120,136) über der zweiten Vorrichtungsschicht, wobei die zweite Interconnect-Struktur (120,136) durch Dielektrikum-Dielektrikum- und Metall-Metall-Bonds an die erste Interconnect-Struktur (136) gebondet ist.
  10. Vorrichtung nach Anspruch 9, wobei die rückseitige Durchkontaktierung (130) durch ein erstes Silicidgebiet elektrisch an das erste Source/Drain-Gebiet (92) gekoppelt ist.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei die zweite Interconnect-Struktur (136) aufweist: eine zweite dielektrische Schicht (126) über einer Rückseite der zweiten Vorrichtungsschicht; und eine zweite Stromschiene (134) über der zweiten dielektrischen Schicht (126), wobei die zweite Stromschiene (134) durch eine zweite rückseitige Durchkontaktierung (130) elektrisch an ein zweites Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) gekoppelt ist.
  12. Vorrichtung nach einem der vorstehenden Ansprüche 9 bis 11, wobei die zweite Interconnect-Struktur (120,136) an einer Vorderseite der zweiten Vorrichtungsschicht ist, wobei die zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) weiter eine dritte Interconnect-Struktur (136) über der zweiten Vorrichtungsschicht aufweist, wobei die dritte Interconnect-Struktur (136) eine zweite Stromschiene (134) an einer Rückseite der zweiten Vorrichtungsschicht aufweist, wobei die zweite Stromschiene (134) durch eine zweite rückseitige Durchkontaktierung (130) elektrisch an ein zweites Source/Drain-Gebiet (92) der zweiten Transistorstruktur (109) gekoppelt ist.
  13. Vorrichtung nach Anspruch 12, wobei die zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) weiter aufweist: eine Passivierungsschicht (144) auf einer Oberfläche der dritten Interconnect-Struktur (136) gegenüber der zweiten Vorrichtungsschicht; eine UBM (146) (UBM: Under-Bump-Metallisierung) in der Passivierungsschicht (144); und einen externen Verbinder (148) auf der UBM (146), wobei der externe Verbinder (148) durch die UBM (146) elektrisch an die dritte Interconnect-Struktur (136) gekoppelt ist.
  14. Vorrichtung nach einem der vorstehenden Ansprüche 9 bis 13, wobei die zweite IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) einen Gate-Kontakt (114) aufweist, der elektrisch an eine Gate-Struktur der zweiten Transistorstruktur (109) gekoppelt ist, wobei die zweite Interconnect-Struktur (120) eine zweite Stromschiene (118) über einer Vorderseite der zweiten Vorrichtungsschicht aufweist, wobei die zweite Stromschiene (118) durch den Gate-Kontakt (114) elektrisch an die Gate-Struktur gekoppelt ist.
  15. Verfahren, umfassend: Bilden eines ersten Transistors (109) auf einem ersten Substrat (50); Bilden einer ersten Interconnect-Struktur (120) über dem ersten Transistor (109); Freilegen eines ersten Source/Drain-Gebiets (92) des ersten Transistors (109), wobei Freilegen des ersten Source/Drain-Gebiet (92) Ausdünnen des ersten Substrats (50) umfasst; nach Freilegen des ersten Source/Drain-Gebiets (92), Bilden einer zweiten Interconnect-Struktur (136) über dem ersten Transistor gegenüber der ersten Interconnect-Struktur (120), wobei Bilden der zweiten Interconnect-Struktur (136) umfasst: Abscheiden einer ersten dielektrischen Schicht (126) über dem ersten Transistor (109); Bilden einer ersten rückseitigen Durchkontaktierung (130) durch die erste dielektrische Schicht (126) und elektrisch gekoppelt an ein erstes Source/Drain-Gebiet (92) des ersten Transistors (109); und Bilden einer ersten leitfähigen Leitung (134), die elektrisch mit der ersten rückseitigen Durchkontaktierung (130) verbunden ist; und Bonden einer ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) an die erste Interconnect-Struktur (120), wobei Bonden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) an die erste Interconnect-Struktur (120) Bilden von Dielektrikum-Dielektrikum-Bonds zwischen der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) und der ersten Interconnect-Struktur (120) aufweist.
  16. Verfahren nach Anspruch 15, weiter umfassend Bilden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), wobei Bilden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) umfasst: Bilden eines zweiten Transistors (109) auf einem zweiten Substrat (50); und Bilden einer dritten Interconnect-Struktur (120,136) über dem zweiten Transistor gegenüber dem zweiten Substrat (50), wobei Bonden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) an die erste Interconnect-Struktur (120) Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der dritten Interconnect-Struktur (120,136) und der ersten Interconnect-Struktur (120) umfasst.
  17. Verfahren nach Anspruch 16, wobei Bilden der dritten Interconnect-Struktur (136) Bilden einer zweiten leitfähigen Leitung (118, 134) über dem und elektrisch gekoppelt an den zweiten Transistor (109) umfasst, wobei die erste leitfähige Leitung (134) eine erste Stromschiene ist und wobei die zweite leitfähige Leitung (118,134) eine zweite Stromschiene ist.
  18. Verfahren nach einem der vorstehenden Ansprüche 15 bis 17, weiter umfassend Bilden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii), wobei Bilden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) umfasst: Bilden eines zweiten Transistors (109) auf einem zweiten Substrat (50); Freilegen eines zweiten Source/Drain-Gebiets (92) des zweiten Transistors (109), wobei Freilegen des zweiten Source/Drain-Gebiets (92) Ausdünnen des zweiten Substrats (50) umfasst; und nach Freilegen des zweiten Source/Drain-Gebiets (92), Bilden einer dritten Interconnect-Struktur (136) über dem zweiten Transistor, wobei Bilden der dritten Interconnect-Struktur (136) umfasst: Abscheiden einer zweiten dielektrischen Schicht (126) über dem zweiten Transistor; Bilden einer zweiten rückseitigen Durchkontaktierung (130) durch die zweite dielektrische Schicht (126) und elektrisch an ein zweites Source/Drain-Gebiet (92) des zweiten Transistors gekoppelt; und Bilden einer zweiten leitfähigen Leitung (134), die elektrisch mit der zweiten rückseitigen Durchkontaktierung (130) verbunden ist.
  19. Verfahren nach Anspruch 18, wobei Bonden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) an die erste Interconnect-Struktur (120) Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der dritten Interconnect-Struktur (120,136) und der ersten Interconnect-Struktur (120) umfasst.
  20. Verfahren nach Anspruch 18 oder 19, wobei Bilden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) weiter Bilden einer vierten Interconnect-Struktur (120) über dem zweiten Transistor gegenüber der dritten Interconnect-Struktur (136) umfasst, wobei Bonden der ersten IC-Vorrichtung (200A, 200B, 200C, 200Ci, 200Cii, 200Ai, 200Aii) an die erste Interconnect-Struktur (120) Bilden der Dielektrikum-Dielektrikum-Bonds zwischen der vierten Interconnect-Struktur (120) und der ersten Interconnect-Struktur (120) umfasst.
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