CN113299628A - 封装半导体器件及其形成方法 - Google Patents

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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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Abstract

公开了用于形成包括背侧电源轨的封装半导体器件的方法以及由其形成的封装半导体器件。在实施例中，器件包括第一集成电路器件，该第一集成电路器件包括位于第一器件层中的第一晶体管结构；位于第一器件层的前侧上的前侧互连结构；以及位于第一器件层的背侧上的背侧互连结构，背侧互连结构包括位于第一器件层的背侧上的第一介电层；以及穿过第一介电层延伸至第一晶体管结构的源极/漏极区域的第一接触件；以及第二集成电路器件，该第二集成电路器件包括位于第二器件层中的第二晶体管结构；以及位于第二器件层上的第一互连结构，第一互连结构通过电介质至电介质接合和金属至金属接合而接合至前侧互连结构。

Description

封装半导体器件及其形成方法
技术领域
本申请的实施例涉及封装半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种封装半导体器件，包括：第一集成电路器件，包括：第一晶体管结构，位于第一器件层中；前侧互连结构，位于所述第一器件层的前侧上；以及背侧互连结构，位于所述第一器件层的背侧上，所述背侧互连结构包括：第一介电层，位于所述第一器件层的背侧上；以及第一接触件，穿过所述第一介电层延伸至所述第一晶体管结构的源极/漏极区域；以及第二集成电路器件，包括：第二晶体管结构，位于第二器件层中；以及第一互连结构，位于所述第二器件层上，其中，所述第一互连结构通过电介质至电介质接合和金属至金属接合而接合至所述前侧互连结构。
本申请的另一些实施例提供了一种封装半导体器件，包括：第一集成电路器件，包括：第一衬底；第一器件层，位于所述第一衬底上方，所述第一器件层包括第一晶体管结构；以及第一互连结构，位于所述第一器件层上方，所述第一互连结构包括位于所述第一器件层的背侧上的第一电源轨，所述第一电源轨通过第一背侧通孔电耦接至所述第一晶体管结构的第一源极/漏极区域；以及第二集成电路器件，包括：第二衬底；第二器件层，位于所述第二衬底上方，所述第二器件层包括第二晶体管结构；以及第二互连结构，位于所述第二器件层上方，其中，所述第二互连结构通过电介质至电介质接合和金属至金属接合而接合至所述第一互连结构。
本申请的又一些实施例提供了一种形成封装半导体器件的方法，包括：在第一衬底上形成第一晶体管；在所述第一晶体管上方形成第一互连结构；暴露所述第一晶体管的第一源极/漏极区域，其中，暴露所述第一源极/漏极区域包括减薄所述第一衬底；在暴露所述第一源极/漏极区域之后，在与所述第一互连结构相对的所述第一晶体管上方形成第二互连结构，其中，形成所述第二互连结构包括：在所述第一晶体管上方沉积第一介电层；穿过所述第一介电层形成电耦接至所述第一晶体管的第一源极/漏极区域的第一背侧通孔；以及形成电连接至所述第一背侧通孔的第一导线；以及将第一集成电路器件接合至所述第一互连结构，其中，将所述第一集成电路器件接合至所述第一互连结构包括在所述第一集成电路器件和所述第一互连结构之间形成电介质至电介质接合。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B和图29C是根据一些实施例的制造纳米FET的中间阶段的截面图。
图30至图51是根据一些实施例的在封装集成电路管芯中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了用于使用混合接合形成封装半导体器件的方法以及由其形成的封装半导体器件。封装半导体器件包括堆叠的集成电路(IC)管芯，其中至少一个包括具有背侧电源轨的背侧互连结构。背侧电源轨可以通过背侧通孔连接至堆叠的IC管芯的源极/漏极区域。在一些实施例中，第一IC管芯的前侧互连结构混合接合至第二IC管芯的前侧互连结构；第一管芯的前侧互连结构混合接合至第二管芯的背侧互连结构；或第一管芯的背侧互连结构混合接合至第二管芯的背侧互连结构。形成具有包括背侧电源轨的IC管芯的封装半导体器件允许IC管芯形成为具有更大的晶体管密度，减小接合的IC管芯之间的距离，并且在IC管芯的堆叠和封装中提供更大的灵活性。
在包括纳米FET的IC管芯的背景下描述本文讨论的一些实施例。但是，代替纳米FET或与纳米FET结合，各个实施例可以应用于包括其它类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的IC管芯。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括位于衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55用作纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。浅沟槽隔离(STI)区域68设置在相邻的鳍66之间，其可以在相邻的STI区域68上方或从相邻的STI区域68之间突出。虽然STI区域68描述/示出为与衬底50分隔开，但是如本文中所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和STI区域的组合。此外，虽然鳍66的底部与衬底50示出为单个、连续的材料，但是鳍66的底部和/或衬底50可以包括单个材料或多个材料。在本文中，鳍66指的是在相邻的STI区域68之间延伸的部分。
栅极介电层100位于鳍66的顶面上方并且沿纳米结构55的顶面、侧壁和底面。栅电极102位于栅极介电层100上方。外延源极/漏极区域92设置在栅极介电层100和栅电极102的相对侧上的鳍66上。
图1还示出了在之后的图中使用的参考截面。截面A-A’沿栅电极102的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流方向的方向上。截面B-B’平行于截面A-A’，并且延伸穿过多个纳米FET的外延源极/漏极区域92。截面C-C’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵轴，并且在例如外延源极/纳米FET的漏极区域92之间的电流方向上。为了清楚起见，随后附图参考这些参考截面。
在使用后栅极工艺形成的纳米FET的背景下讨论本文讨论的一些实施例。在其它实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面FET的平面器件中或在鳍式场效应晶体管(FinFET)中使用的方面。
图2至图29C是根据一些实施例的制造纳米FET的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A示出了图1中示出的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B示出了图1中示出的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图21D、图22C、图23C、图24C、图25C、图26C、图27C、图28C和图29C示出了图1中示出的参考截面C-C’。图30至图51是根据一些实施例的在封装IC管芯中的中间阶段的截面图。图30至图51示出了图1中示出的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如，n型纳米FET，并且p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如，p型纳米FET。n型区域50N可以与p型区域50P物理分隔开(如通过分隔器20示出)，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。虽然示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
进一步在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的，并且在下面更详细讨论，将去除第一半导体层51并且将图案化第二半导体层53以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。但是，在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。
为了说明的目的，多层堆叠件64示出为包括第一半导体层51和第二半导体层53的每个的三层。在一些实施例中，多层堆叠件64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用工艺(诸如化学汽相沉积(CVD)、原子层沉积(ALD)、汽相外延(VPE)、分子束外延(MBE)等)外延生长多层堆叠件64的层的每个。在各个实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料形成，诸如硅锗等，并且第二半导体层53可以由适合于n型纳米FET的第二半导体材料形成，诸如硅、硅碳等。为了说明的目的，多层堆叠件64示出为具有适合于p型纳米FET的最底部的半导体层。在一些实施例中，多层堆叠件64可以形成为使得最底层是适合于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。因此，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许图案化第二半导体层53以形成纳米FET的沟道区域。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区域的实施例中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许图案化第一半导体层51以形成纳米FET的沟道区域。
现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽来分别在多层堆叠件64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
可以通过任何合适的方法图案化鳍66和纳米结构55。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍66和纳米结构55。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用于图案化鳍66。
为了说明的目的，图3示出了n型区域50N和p型区域50P中的鳍66具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或薄于p型区域50P中的鳍66的宽度。此外，虽然鳍66和纳米结构55的每个自始至终示出为具有一致的宽度，但是在其它实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55的每个的宽度在朝着衬底50的方向上连续增大。在这样的实施例中，纳米结构55的每个可以具有不同的宽度并且在形状上是梯形的。
在图4中，浅沟槽隔离(STI)区域68形成为与鳍66相邻。STI区域68可以通过在衬底50、鳍66和纳米结构55上方并且在相邻鳍66之间沉积绝缘材料形成。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料形成为使得过量绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如以上讨论的那些填充材料。
然后，对绝缘材料施加去除工艺以去除纳米结构55上方的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，从而使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶面齐平。
然后使绝缘材料凹进以形成STI区域68。使绝缘材料凹进，从而使得n型区域50N和p型区域50P中的鳍66的上部从相邻的STI区域68之间突出。此外，STI区域68的顶面可以具有如示出的平坦表面、凸表面、凹表面(诸如凹槽)或它们的组合。STI区域68的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域68凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用使用例如稀氢氟(dHF)酸的氧化物去除。
以上关于图2至图4描述的工艺仅仅是如何形成鳍66和纳米结构55的一个实例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以消除之前和/或随后的注入，但是可以一起使用原位和注入掺杂。
此外，仅为了说明的目的，第一半导体层51(和所得的第一纳米结构52)和第二半导体层53(和所得的第二纳米结构54)在本文中示出并且讨论为在p型区域50P和n型区域50N中包括相同的材料。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或可以以不同的顺序在p型区域50P和n型区域50N中形成。
进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未单独示出)实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在p型区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质被注入至n型区域50N中。n型杂质可以是在区域中注入的在约1013原子/cm3至约1014原子/cm3的范围内的浓度的磷、砷、锑等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光刻胶或其它掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在n型区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至p型区域50P中。p型杂质可以是在区域中注入的在约1013原子/cm3至约1014原子/cm3的范围内的浓度的硼、氟化硼、铟等。在注入之后，可以诸如通过可接受的灰化工艺去除光刻胶。
在n型区域50N和p型区域50P的注入之后，可以实施退火以修复注入损伤并且激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以消除注入，但是可以一起使用原位和注入掺杂。
在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。可以在伪介电层70上方沉积并且然后平坦化伪栅极层72，诸如通过CMP。可以在伪栅极层72上方沉积掩模层74。伪栅极层72可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术沉积伪栅极层72。伪栅极层72可以由从蚀刻隔离区域起具有高蚀刻选择性的其它材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，横跨n型区域50N和p型区域50P形成单个伪栅极层72和单个掩模层74。应该指出，仅为了说明的目的，伪介电层70示出为仅覆盖鳍66和纳米结构55。在一些实施例中，伪介电层70可以沉积为使得伪介电层70覆盖STI区域68，从而使得伪介电层70在伪栅极层72和STI区域68之间延伸。
图6A至图18C示出了在制造实施例器件中的各个额外的步骤。图6A至图18C示出了n型区域50N或p型区域50P任何一个中的部件。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术图案化掩模层74(见图5)以形成掩模78。然后可以将掩模78的图案转移至伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将伪栅极76的每个与相邻的伪栅极76物理分隔开。伪栅极76也可以具有基本垂直于相应鳍66的长度方向的长度方向。
在图7A至图7C中，在图6A至图6C所示的结构上方形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以用作用于形成自对准源极/漏极区域的间隔件。在图7A至图7C中，在STI区域68的顶面上形成第一间隔件层80；在鳍66、纳米结构55和掩模78的顶面和侧壁上形成第一间隔件层80；并且在伪栅极76和伪栅极电介质71的侧壁上形成第一间隔件层80。在第一间隔件层80上方沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅等形成，或可以通过CVD、ALD等沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以实施用于轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50N上方形成诸如光刻胶的掩模，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入至p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P上方形成诸如光刻胶的掩模，同时暴露n型区域50N，并且可以将适当类型的杂质(例如，n型)注入至n型区域50N中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1x1015原子/cm3至约1x1019原子/cm3的范围内的杂质浓度。退火可以用于修复注入损坏并且激活注入的杂质。
在图8A至图8C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如将在下面更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在随后处理期间保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等的合适的蚀刻工艺蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且从而使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82的剩余部分形成如图8B所示的第二间隔件层83。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分的同时用作掩模，从而形成如图8B和图8C所示的第一间隔件81。
如图8B所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8C所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质60的侧壁上。在其它实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。
应该指出，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等等。此外，n型和p型器件可以使用不同的结构和步骤形成。
在图9A至图9C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以穿过第一纳米结构52和第二纳米结构54并且延伸至衬底50中。如图9A所示，STI区域68的顶面可以与第一凹槽86的底面齐平。在各个实施例中，可以蚀刻鳍66，从而使得第一凹槽86的底面设置在STI区域68的顶面的下方；等。第一凹槽86可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。单个蚀刻工艺或多个蚀刻工艺可以用于蚀刻纳米结构55和/或鳍66的每层。在第一凹槽86达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻第一凹槽86。
在图10A至图10C中，蚀刻由第一凹槽86暴露的由第一半导体材料形成的多层堆叠件64的层的侧壁的部分(例如，第一纳米结构52)，以形成侧壁凹槽88。虽然在图10C中与侧壁凹槽88邻近的第一纳米结构52的侧壁示出为笔直的，但是侧壁可以是凹的或凸的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，具有四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的干蚀刻工艺可以用于蚀刻第一纳米结构52的侧壁。
在图11A至图11D中，在侧壁凹槽88中形成第一内部间隔件90。第一内部间隔件层90可以通过在图10A至图10C所示的结构上方沉积内部间隔件层(未单独示出)形成。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如将在下面更详细讨论的，将在第一凹槽86中形成源极/漏极区域，同时第一纳米结构52将被对应的栅极结构代替。
可以通过诸如CVD、ALD等的共形沉积工艺沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用诸如具有小于约3.5的k值的任何低介电常数(低k)材料的任何合适的材料。然后可以各向异性蚀刻内部间隔件层以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹进。
此外，虽然在图11C中第一内部间隔件90的外侧壁示出为笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11D示出了第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的并且第一内部间隔件90从第二纳米结构54的侧壁凹进的实施例。可以通过诸如RIE、NBE等的各向异性蚀刻工艺蚀刻内部间隔件层。第一内部间隔件90可以用于防止通过随后的蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如下面关于图12A至图12E讨论的外延源极/漏极区域92)的损坏。
在图12A至图12E中，在第一凹槽86中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以在第二纳米结构54上施加应力，从而提高性能。如图12C所示，在第一凹槽86中形成外延源极/漏极区域92，从而使得每个伪栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极76分隔开并且第一内部间隔件90用于将外延源极/漏极区域92与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域92不会与随后形成的纳米FET的栅极短路。
n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如，PMOS区域)形成。然后，在n型区域50N中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如，NMOS区域)形成。然后，在p型区域50P中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，外延源极/漏极区域92可以包括在第二纳米结构54上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域92、第二纳米结构54和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域工艺，随后是退火。源极/漏极区域可以具有在约1×1019原子/cm3至约1×1021原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域92。
由于用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得相同纳米FET的相邻外延源极/漏极区域92合并，如图12B所示。在其它实施例中，如图12D所示，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分隔开。在图12B和图12D所示的实施例中，第一间隔件81可以形成STI区域68的顶面，从而阻止外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其它实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸至STI区域58的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
图12E示出了第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹进的实施例。如图12E所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触并且可以延伸越过第二纳米结构54的侧壁。
在图13A至图13C中，在图12A至图12C所示的结构上方沉积第一层间电介质(ILD)96。第一ILD 96可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区域92、掩模78以及第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图14A至图14C中，可以实施诸如CMP的平坦化工艺以使第一ILD96的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺也可以去除伪栅极76上的掩模78和第一间隔件81的沿掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶面在工艺变化内齐平。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔件81的顶面齐平。
在图15A至图15C中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，使得形成第三凹槽98。也去除伪栅极电介质60的位于第三凹槽98中的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质60。例如，蚀刻工艺可以包括使用以比第一ILD96或第一间隔件81更快的速率选择性蚀刻伪栅极76的反应气体的干蚀刻工艺。第三凹槽98的每个暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米FET中用作沟道区域。用作沟道区域的纳米结构55的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，伪栅极电介质60在蚀刻伪栅极76时可以用作蚀刻停止层。然后可以在去除伪栅极76之后去除伪栅极电介质60。
在图16A至图16C中，去除第一纳米结构52从而延伸第三凹槽98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂实施诸如湿蚀刻的各向同性蚀刻工艺去除第一纳米结构52，与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域58保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等可以用于去除第一纳米结构52。
在图17A至图17C中，形成栅极介电层100和栅电极102用于替换栅极。在第三凹槽98中共形沉积栅极介电层100。可以在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上形成栅极介电层100。也可以在第一ILD 96、CESL 94、第一间隔件81和STI区域68的顶面上以及第一间隔件81和第一内部间隔件90的侧壁上沉积栅极介电层100。
根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和位于氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
分别在栅极介电层100上方沉积栅电极102，并且填充第三凹槽98的剩余部分。栅电极102可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图17A和图17C中示出了单层栅电极102，但是栅电极102可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。可以在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间沉积组成栅电极102的层的任何组合。
在n型区域50N和p型区域50P中形成栅极介电层100可以同时发生，从而使得每个区域中的栅极介电层100由相同的材料形成，并且形成栅电极102可以同时发生，从而使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺形成，从而使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极102可以通过不同的工艺形成，从而使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，各个掩蔽步骤可以用于掩蔽和暴露适当的区域。
在填充第三凹槽98之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层100的过量部分和栅电极102的材料，该过量部分位于第一ILD 96的顶面上方。因此，栅电极102和栅极介电层100的材料的剩余部分形成所得纳米FET的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。
在图18A至图18C中，使栅极结构(包括栅极介电层100和对应的上面的栅电极102)凹进，使得在栅极结构正上方和第一间隔件81的相对的部分之间形成凹槽。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模104，随后是平坦化工艺以去除在第一ILD 96上方延伸的介电材料的过量部分。随后形成的栅极接触件(诸如下面参考图20A至图20C讨论的栅极接触件114)穿透栅极掩模104以接触凹进的栅电极102的顶面。
如图18A至图18C进一步所示，在第一ILD 96上方和栅极掩模104上方沉积第二ILD106。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法沉积。
在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第四凹槽108。第四凹槽108可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺的蚀刻形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD106和第一ILD 96蚀刻第四凹槽108；可以使用第二蚀刻工艺穿过栅极掩模104蚀刻第四凹槽108；并且然后可以使用第三蚀刻工艺穿过CESL 94蚀刻第四凹槽108。可以在第二ILD 106上方形成并且图案化诸如光刻胶的掩模，以掩蔽第二ILD 106的来自第一蚀刻工艺和第二蚀刻工艺的部分。在一些实施例中，蚀刻工艺可以过蚀刻，并且因此，第四凹槽108延伸至外延源极/漏极区域92和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，在相同水平处，或具有从衬底50相同的距离)或低于(例如，更靠近衬底50)外延源极/漏极区域92和/或栅极结构。虽然图19C将第四凹槽108示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但是在各个实施例中，可以在不同的截面中暴露外延源极/漏极区域92和栅极结构，从而减小随后形成的接触件短路的风险。
在形成第四凹槽108之后，在外延源极/漏极区域92上方形成第一硅化物区域110。在一些实施例中，第一硅化物区域110通过首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)的金属(未单独示出)，然后实施热退火工艺以形成第一硅化物区域110形成。然后，例如通过蚀刻工艺去除沉积的金属的未反应部分。虽然将第一硅化物区域110称为硅化物区域，但是第一硅化物区域110也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，第一硅化物区域110包括TiSi，并且具有在从约2nm至约10nm范围内的厚度。
在图20A至图20C中，在第四凹槽108中形成源极/漏极接触件112和栅极接触件114(也称为接触插塞)。源极/漏极接触件112和栅极接触件114可以每个包括一层或多层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114每个包括阻挡层和导电材料，并且每个电耦接至下面的导电部件(例如，栅电极102和/或第一硅化物区域110)。栅极接触件114电耦接至栅电极102，并且源极/漏极接触件112电耦接至第一硅化物区域110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从第二ILD 106的表面去除过量材料。外延源极/漏极区域92、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可以统称为晶体管结构109。可以在器件层中形成晶体管结构109，其中在它们的前侧上方形成第一互连结构(诸如下面关于图21A至图21D讨论的前侧互连结构120)并且在它们的背侧上方形成第二互连结构(诸如下面关于图28A至图28C讨论的背侧互连结构136)。虽然器件层描述为具有纳米FET，但是其它实施例可以包括具有不同类型的晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。
虽然图20A至图20C示出了延伸至外延源极/漏极区域92的每个的源极/漏极接触件112，但是可以从某些外延源极/漏极区域92中省略源极/漏极接触件112。例如，如下面更详细解释的，可以随后通过一个或多个外延源极/漏极区域92的背侧附接导电部件(例如，背侧通孔或电源轨)。对于这些特定的外延源极/漏极区域92，可以省略源极/漏极接触件112或可以是不电连接至任何上面的导线(诸如下面参考图21A至图21D讨论的第一导电部件122)的伪接触件。
图21A至图29C示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构可以每个包括电连接至形成在衬底50上的纳米FET的导电部件。图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A示出了图1中示出的参考截面A-A’。图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B示出了图1中示出的参考截面B-B’。图21C、图21D、图22C、图23C、图24C、图25C、图26C、图27C、图28C和图29C示出了图1中示出的参考截面C-C’。图21A至图29C中描述的工艺步骤可以应用于n型区域50N和p型区域50P。如上所指出的，背侧导电部件(例如，背侧通孔、电源轨等)可以连接至一个或多个外延源极/漏极区域92。因此，可以可选地从外延源极/漏极区域92中省略源极/漏极接触件112。
在图21A至图21D中，在第二ILD 106上形成前侧互连结构120。前侧互连结构120可以称为前侧互连结构，因为其形成在晶体管结构109的前侧(例如，晶体管结构109的其上形成有源器件的侧)上。
前侧互连结构120可以包括形成在一个或多个堆叠的第一介电层124中的一层或多层的第一导电部件122。堆叠的第一介电层124的每个可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可以使用诸如CVD、ALD、PVD、PECVD等的合适的工艺沉积第一介电层124。
第一导电部件122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过相应的第一介电层124以在导线层之间提供垂直连接。第一导电部件122可以通过任何可接受的工艺(例如，镶嵌工艺、双重镶嵌工艺等)形成。
在一些实施例中，第一导电部件122可以使用镶嵌工艺形成，其中利用光刻和蚀刻技术的组合图案化相应的第一介电层124，以形成对应于第一导电部件122的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，并且然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、它们的组合等，用于导电材料的合适的材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，第一导电部件122可以通过沉积铜或铜合金的晶种层并且通过电镀填充沟槽形成。化学机械平坦化(CMP)工艺等可以用于从相应的第一介电层124的表面去除过量导电材料，并且平坦化第一介电层124和第一导电部件122的表面以用于随后处理。
图21A至图21D示出了前侧互连结构120中的五层第一导电部件122和第一介电层124。但是，应该理解，前侧互连结构120可以包括设置在任何数量的第一介电层124中的任何数量的第一导电部件122。前侧互连结构120可以电连接至栅极接触件114和源极/漏极接触件112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
如将在下面关于图30至图32和图42至图51更详细讨论的，可以切割图21A至图21C所示的结构以形成第一集成电路管芯200A，其随后可以用于形成封装半导体器件(诸如下面关于图30至图32讨论的第一封装半导体器件300A、下面关于图42至图46讨论的第四封装半导体器件300D和下面关于图47至图51讨论的第五封装半导体器件300E)。切割工艺可以包括锯切、激光烧蚀方法、蚀刻工艺、它们的组合等。
图21D示出了前侧互连结构120还包括形成在第二ILD 106、源极/漏极接触件112和栅极接触件114上方的第一导线118和第二介电层116的实施例。如图21D所示，可以在第一导线118和第二介电层116上方形成第一导电部件122和第一介电层124。第二介电层116可以类似于第一介电层124。例如，第二介电层116可以由相似的材料并且使用与第一介电层124相似的工艺形成。
在第二介电层116中形成第一导线118。形成第一导线118可以包括例如使用光刻和蚀刻工艺的组合在第二介电层116中图案化凹槽。第二介电层116中的凹槽的图案可以对应于第一导线118的图案。然后，第一导线118通过在凹槽中沉积导电材料形成。在一些实施例中，第一导线118包括金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，第一导线118包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。第一导线118可以使用例如CVD、ALD、PVD、镀等形成。第一导线118可以通过源极/漏极接触件112和第一硅化物区域110电耦接至外延源极/漏极区域92，并且可以通过栅极接触件114电耦接至栅电极102。
可以实施平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成在第二介电层116上方的第一导线118的过量部分。在一些实施例中，第一导线118是前侧电源轨，其是将外延源极/漏极区域92和/或栅电极102电连接至参考电压、电源电压等的导线。
如将在下面关于图30至图36更详细讨论的，可以切割图21D所示的结构以形成第二集成电路管芯200B，其可以随后用于形成封装半导体器件(诸如下面关于图30至图32讨论的第一封装半导体器件300A和下面关于图33至图36讨论的第二封装半导体器件300B)。切割工艺可以包括锯切、激光烧蚀方法、蚀刻工艺、它们的组合等。
在图22A至图22C中，第一载体衬底150通过第一接合层152A和第二接合层152B(统称为接合层152)接合至前侧互连结构120的顶面。第一载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。第一载体衬底150可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。
在各个实施例中，第一载体衬底150可以使用诸如电介质至电介质接合的合适的技术接合至前侧互连结构120。电介质至电介质接合可以包括在前侧互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二接合层152B可以同样是在使用例如CVD、ALD、PVD、热氧化等接合之前在第一载体衬底150的表面上形成的氧化物层。其它合适的材料可以用于第一接合层152A和第二接合层152B。
电介质至电介质接合工艺可以进一步包括对第一接合层152A和第二接合层152B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中实施等离子体处理。在等离子体处理之后，表面处理可以进一步包括可以施加至接合层152中的一个或多个的清洁工艺(例如，用去离子水等冲洗)。然后，第一载体衬底150与前侧互连结构120对准，并且两者彼此压在一起以开始第一载体衬底150至前侧互连结构120的预接合。可以在室温(例如，从约21℃至约25℃)下实施预接合。在预接合之后，可以通过例如将前侧互连结构120和第一载体衬底150加热至约170℃的温度来施加退火工艺。
进一步在图22A至图22C中，在第一载体衬底150接合至前侧互连结构120之后，可以翻转器件，从而使得晶体管结构109的背侧面向上。晶体管结构109的背侧可以指与在其上形成有源器件的晶体管结构109的前侧相对的侧。
在图23A至图23C中，可以对衬底50的背侧施加减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、它们的组合等。减薄工艺可以暴露与前侧互连结构120相对的外延源极/漏极区域92、栅极介电层100、鳍66、第一间隔件81和CESL 94的表面。在减薄工艺之后，衬底50的部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。
在图24A至图24C中，第三介电层126沉积在器件的背侧上。第三介电层126可以沉积在外延源极/漏极区域92、衬底50的剩余部分、栅极介电层100、鳍66、第一间隔件81和CESL 94上方。第三介电层126可以物理接触外延源极/漏极区域92、衬底50的剩余部分、栅极介电层100、鳍66、第一间隔件81和CESL 94的表面。第三介电层126可以基本类似于以上描述的第二ILD 106。例如，第三介电层126可以由相似的材料并且使用与第二ILD 106相似的工艺形成。
在图25A至图25C中，在第三介电层126中图案化第五凹槽128。可以使用与以上关于图19A至图19C描述的用于形成第四凹槽108的那些相同或类似的工艺图案化第五凹槽128。第五凹槽128可以暴露外延源极/漏极区域92的表面。也如图25B和图25C所示，在外延源极/漏极区域92的背侧上形成第二硅化物区域129。第二硅化物区域129可以类似于以上关于图19A至图19C描述的第一硅化物区域110。例如，第二硅化物区域129可以由与第一硅化物区域110相同或类似的材料形成。
在图26A至图26C中，在第五凹槽128中形成背侧通孔130。背侧通孔130可以延伸穿过第三介电层126，并且可以通过第二硅化物区域129电耦接至外延源极/漏极区域92。背侧通孔130可以类似于以上关于图20A至图20C描述的源极/漏极接触件112。例如，背侧通孔130可以由与用于源极/漏极接触件112的材料相同或类似的材料形成。
在图27A至图27C中，在第三介电层126、STI区域68和背侧通孔130上方形成第二导线134和第四介电层132。第四介电层132可以类似于第三介电层126。例如，第四介电层132可以由与第二介电层125相同或类似的材料形成。
在第四介电层132中形成第二导线134。形成第二导线134可以包括例如使用光刻和蚀刻工艺的组合在第四介电层132中图案化凹槽。第四介电层132中的凹进的图案可以对应于第二导线134的图案。然后，第二导线134通过在凹槽中沉积导电材料形成。在一些实施例中，第二导线134包括金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，第二导线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。第二导线134可以使用例如CVD、ALD、PVD、镀等形成。第二导线134通过背侧通孔130和第二硅化物区域129电耦接至外延源极/漏极区域92。可以实施平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成在第四介电层132上方的第二导线134的过量部分。
在一些实施例中，第二导线134是背侧电源轨，其是将外延源极/漏极区域92电连接至参考电压、电源电压等的导线。通过将电源轨放置在所得的半导体管芯的背侧而不是半导体管芯的前侧，可以实现优势。例如，可以增大纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而减小电阻并且提高至纳米FET的功率传输效率。例如，第二导线134的宽度可以是前侧互连结构120的第一层级导线(例如，第一导电部件122和/或第一导线118)的宽度的至少两倍。
在图28A至图28C中，在第四介电层132和第二导线134上方形成背侧互连结构136的剩余部分。背侧互连结构136可以称为背侧互连结构，因为它在晶体管结构109的背侧(例如，与晶体管结构109的其上形成有源器件的侧相对的晶体管结构109的侧)上形成。背侧互连结构136可以包括第三介电层126、第四介电层132、背侧通孔130和第二导线134。
背侧互连结构136的剩余部分可以包括材料，并且可以使用与以上关于图21A至图21C所讨论的与前侧互连结构120所使用的那些工艺相同或类似的工艺形成。特别地，背侧互连结构136可以包括形成在第五介电层138中的第二导电部件140的堆叠层。第二导电部件140可以包括布线(例如，用于布线至随后形成的接触焊盘和外部连接件或从随后形成的接触焊盘和外部连接件布线)。可以进一步图案化第二导电部件140以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。例如，在图28A至图28C中，第二导电部件140可以包括金属-绝缘体-金属(MIM)电感器。嵌入式无源器件可以与第二导线134(例如，电源轨)集成，以在纳米FET的背侧上提供电路(例如，电源电路)。
在图29A至图29C中，在背侧互连结构136上方形成钝化层144、UBM146和外部连接件148。钝化层144可以包括聚合物，诸如PBO、聚酰亚胺、BCB等。可选地，钝化层144可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可以通过例如CVD、PVD、ALD等沉积钝化层144。
穿过钝化层144形成至后侧互连结构136中的第二导电部件140的UBM 146，并且在UBM 146上形成外部连接件148。UBM 146可以包括通过镀工艺等形成的一层或多层铜、镍、金等。在UBM 146上形成外部连接件148(例如，焊球)。外部连接件148的形成可以包括在UBM146的暴露部分上放置焊球并且回流焊球。在一些实施例中，外部连接件148的形成包括实施镀步骤以在最顶部第二导电部件140上方形成焊料区域，并且然后回流焊料区域。UBM146和外部连接件148可以用于提供输入/输出连接至其它电组件，诸如其它器件管芯、再分布结构、印刷电路板(PCB)、母板等。UBM 146和外部连接件148也可以称为背侧输入/输出焊盘，其可以提供信号、电源电压和/或接地连接至以上讨论的纳米FET。
图30至图51示出了形成可以包括通过以上描述的工艺形成的纳米FET的封装半导体器件的中间步骤。图30至图51示出了图1中示出的参考截面C-C’。可以使用n型纳米FET和p型纳米FET施加图30至图51中描述的工艺步骤。
在图30中，第二载体衬底160使用第一释放层162附接至第一IC管芯200A的背侧(例如，以上关于图21A至图21C所讨论的)，并且第二IC管芯200B的前侧接合至第一IC管芯200A的前侧(例如，以上参考图21D所讨论的)。第二载体衬底160可以是玻璃载体衬底、陶瓷载体衬底等。第二载体衬底160可以是晶圆，从而使得可以在第二载体衬底160上同时处理多个第一IC管芯200A和第二IC管芯200B。
第一释放层162可以由基于聚合物的材料形成，其可以随后与第二载体衬底160一起从上面的第一IC管芯200A去除。在一些实施例中，第一释放层162是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第一释放层162可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第一释放层162可以作为液体分配并且固化，可以是层压至第二载体衬底160上的层压膜，或可以是类似的。第一释放层162的顶面可以齐平并且可以具有高度的平面度。
然后，第二IC管芯200B接合至第一IC管芯200A。第二IC管芯200B面对面接合至第一IC管芯200A。例如，如图30所示，第二IC管芯200B的前侧互连结构120以面对面方式通过混合接合直接接合至第一IC管芯200A的前侧互连结构120。具体地，在第一IC管芯200A的第一介电层124和第二IC管芯200B的第一介电层124之间形成电介质至电介质接合，并且在第一IC管芯200A的第一导电部件122和第二IC管芯200B的第一导电部件122之间形成金属至金属接合。
作为实例，混合接合工艺开始对第一IC管芯200A的第一介电层124和/或第二IC管芯200B的第一介电层124施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中实施等离子体处理。在等离子体处理之后，表面处理可以进一步包括可以施加至第一IC管芯200A的第一介电层124和/或第二IC管芯200B的第一介电层124的清洁工艺(例如，用去离子水等冲洗)。然后，混合接合工艺可以继续以将第二IC管芯200B的第一导电部件122与第一IC管芯200A的第一导电部件122对准。当第二IC管芯200B与第一IC管芯200A对准时，第二IC管芯200B的第一导电部件122可以与第一IC管芯200A的对应的第一导电部件122重叠。下一步，混合接合包括预接合步骤，期间第二IC管芯200B与第一IC管芯200A接触。可以在室温下(例如，在约21℃和约25℃之间)实施预接合。混合接合工艺继续实施退火，例如，在约150℃和约400℃的温度下进行约0.5小时和约3小时之间的持续时间，使得第二IC管芯200B的第一导电部件122的金属(例如，铜)和第一IC管芯200A的第一导电部件122的金属(例如，铜)相互扩散，并且形成直接金属至金属接合。虽然单个第二IC管芯200B示出为接合至第一IC管芯200A，但是其它实施例可以包括多个第二IC管芯200B，其可以接合至一个或多个第一IC管芯200A。在这样的实施例中，多个第二IC管芯200B和/或多个第一IC管芯200A可以处于堆叠配置(例如，具有多个堆叠的管芯)和/或并排配置。
第一IC管芯200A和第二IC管芯200B可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、芯片上系统(SoC)、应用处理器(AP)、现场可编程门阵列(FPGA)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
在图31中，对第二IC管芯200B的衬底50的背侧和背侧互连结构136施加减薄工艺，并且在衬底50的背侧和第二IC管芯200B的外延源极/漏极区域92上方形成钝化层144、UBM146和外部连接件148。可以使用与以上关于图23A至图23C描述的处理相同或类似的工艺减薄衬底50。背侧互连结构136、钝化层144、UBM 146和外部连接件148可以由材料并且使用与以上关于图24A至图29C所讨论的那些相同或类似的工艺形成。
在图32中，实施载体衬底剥离以将第二载体衬底160从第一IC管芯200A脱离(或“剥离”)，并且形成第一封装半导体器件300A。在一些实施例中，剥离包括将诸如激光或UV光的光投射至第一释放层162上，使得第一释放层162在光的热量下分解并且可以去除第二载体衬底160。去除第二载体衬底160暴露第一IC管芯200A的背侧上的衬底50。
常规工艺可以形成穿过衬底的衬底通孔，以提供至集成电路管芯的背侧连接。相反，形成第二导线134(例如，电源轨)和背侧互连结构136以提供用于第一封装半导体器件300A的背侧连接减小了背侧连接所需的面积，从而增大了器件密度，并且提高了背侧连接的灵活性。此外，使用混合接合将第二IC管芯200B接合至第一IC管芯200A可以缩短第二IC管芯200B和第一IC管芯200A之间的布线距离，并且减小第二IC管芯200B和第一IC管芯200A之间的电阻。因此，第一封装半导体器件300A可以形成为具有更大的器件密度、更大的灵活性和提高的性能。
图33示出了第三IC管芯200C，其可以在封装半导体器件中使用。第三IC管芯200C可以通过实施以上关于图2至图17C描述的工艺以形成晶体管结构109，然后实施关于图22A至图28C描述的工艺以形成背侧互连结构136形成。可以跳过以上关于图18A至图23C描述的工艺(例如，用于形成源极/漏极接触件112、栅极接触件114和前侧互连结构120的工艺)以形成第三IC管芯200C。然后，诸如锯切、激光烧蚀方法、蚀刻工艺、它们的组合等的切割工艺可以用于形成第三IC管芯200C。第三IC管芯200C可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、芯片上系统(SoC)、应用处理器(AP)、现场可编程门阵列(FPGA)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
在图34中，第二载体衬底160使用第一释放层162附接至第二IC管芯200B的背侧(以上关于图21D讨论的)，并且第三IC管芯200C的背侧接合至第二IC管芯200B的前侧(以上关于图33讨论的)。第二载体衬底160可以是玻璃载体衬底、陶瓷载体衬底等。第二载体衬底160可以是晶圆，从而使得可以在第二载体衬底160上同时处理多个第二IC管芯200B和第三IC管芯200C。
第一释放层162可以由基于聚合物的材料形成，其可以随后与第二载体衬底160一起从上面的第一IC管芯200A去除。在一些实施例中，第一释放层162是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第一释放层162可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第一释放层162可以作为液体分配并且固化，可以是层压至第二载体衬底160上的层压膜，或可以是类似的。第一释放层162的顶面可以齐平并且可以具有高度的平面度。
然后，第三IC管芯200C接合至第二IC管芯200B。第三IC管芯200C背对面接合至第二IC管芯200B。例如，如图34所示，第三IC管芯200C的背侧互连结构136以背对面方式通过混合接合直接接合至第二IC管芯200B的前侧互连结构120。具体地，在第二IC管芯200B的第一介电层124和第三IC管芯200C的第五介电层138之间形成电介质至电介质接合，并且在第二IC管芯200B的第一导电部件122和第三IC管芯200C的第二导电部件140之间形成金属至金属接合。
在图35中，在第三IC管芯200C的前侧上方形成源极/漏极接触件112、栅极接触件114、第二ILD 106、前侧互连结构120、钝化层154、UBM 156和外部连接件158。源极/漏极接触件112、栅极接触件114、第二ILD 106和前侧互连结构120可以由材料并且使用与以上关于图18A至图21C所讨论的那些相同或类似的工艺形成。
然后，在前侧互连结构120上方形成钝化层154、UBM 156和外部连接件158。钝化层154可以包括聚合物，诸如PBO、聚酰亚胺、BCB等。可选地，钝化层154可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可以通过例如CVD、PVD、ALD等沉积钝化层154。
穿过钝化层154形成至前侧互连结构120中的第一导电部件122的UBM 156，并且在UBM 156上形成外部连接件158。UBM 156可以包括通过镀工艺等形成的一层或多层铜、镍、金等。在UBM 156上形成外部连接件158(例如，焊球)。外部连接件158的形成可以包括在UBM156的暴露部分上放置焊球并且回流焊球。在一些实施例中，外部连接件158的形成包括实施镀步骤以在最顶部第二导电部件122上方形成焊料区域，并且然后回流焊料区域。UBM156和外部连接件158可以用于提供输入/输出连接至其它电组件，诸如其它器件管芯、再分布结构、印刷电路板(PCB)、母板等。UBM 156和外部连接件158也可以称为前侧输入/输出焊盘，其可以提供信号、电源电压和/或接地连接至第三IC管芯200C和第二IC管芯200B的纳米FET。
在图36中，实施载体衬底剥离以将第二载体衬底160从第一IC管芯200B脱离(或“剥离”)，并且形成第二封装半导体器件300B。在一些实施例中，剥离包括将诸如激光或UV光的光投射至第一释放层162上，使得第一释放层162在光的热量下分解并且可以去除第二载体衬底160。去除第二载体衬底160暴露第二IC管芯200B的背侧上的衬底50。
常规工艺可以形成穿过衬底的衬底通孔，以提供至集成电路管芯的背侧连接。相反，形成第二导线134(例如，电源轨)和背侧互连结构136以提供用于第二封装半导体器件300B的背侧连接减小了背侧连接所需的面积，从而增大了器件密度，并且提高了背侧连接的灵活性。此外，使用混合接合将第三IC管芯200C接合至第二IC管芯200B可以缩短第三IC管芯200C和第二IC管芯200B之间的布线距离，并且减小第三IC管芯200C和第二IC管芯200B之间的电阻。因此，第二封装半导体器件300B可以形成为具有更大的器件密度、更大的灵活性和提高的性能。
在图37中，第二载体衬底160使用第一释放层162附接至第三IC管芯200Ci的前侧(以上关于图33讨论的)，并且第三IC管芯200Cii的背侧接合至第三IC管芯200Ci的背侧(以上关于图33讨论的)。第二载体衬底160可以是玻璃载体衬底、陶瓷载体衬底等。第二载体衬底160可以是晶圆，从而使得可以在第二载体衬底160上同时处理多个第三IC管芯200Ci和第三IC管芯200Cii。
第一释放层162可以由基于聚合物的材料形成，其可以随后与第二载体衬底160一起从上面的第三IC管芯200Ci去除。在一些实施例中，第一释放层162是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第一释放层162可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第一释放层162可以作为液体分配并且固化，可以是层压至第二载体衬底160上的层压膜，或可以是类似的。第一释放层162的顶面可以齐平并且可以具有高度的平面度。
然后，第三IC管芯200Cii接合至第三IC管芯200Ci。第三IC管芯200Cii背对背接合至第三IC管芯200Ci。例如，如图37所示，第三IC管芯200Cii的背侧互连结构136以背对背方式通过混合接合直接接合至第三IC管芯200Ci的背侧互连结构136。具体地，在第三IC管芯200Ci的第五介电层138和第三IC管芯200Cii的第五介电层138之间形成电介质至电介质接合，并且在第三IC管芯200Ci的第二导电部件140和第三IC管芯200Cii的第二导电部件140之间形成金属至金属接合。
在图38中，在第三IC管芯200Cii的前侧上方形成源极/漏极接触件112、栅极接触件114、第二ILD 106、前侧互连结构120、钝化层154、UBM156和外部连接件158。源极/漏极接触件112、栅极接触件114、第二ILD 106和前侧互连结构120可以由材料并且使用与以上关于图18A至图21C所讨论的那些相同或类似的工艺形成。此外，钝化层154、UBM 156和外部连接件158可以由材料并且使用与以上关于图35所讨论的那些相同或类似的工艺形成。
在图39中，翻转图38的结构，从而使得第三IC管芯200Ci的前侧面向上，并且第三载体衬底170使用第二释放层172附接至形成在第三IC管芯200Cii的前侧上方的前侧互连结构120的前侧。第三载体衬底170可以是玻璃载体衬底、陶瓷载体衬底等。第三载体衬底170可以是晶圆，从而使得可以在第三载体衬底170上同时处理多个第三IC管芯200Ci和第三IC管芯200Cii。
第二释放层172可以由基于聚合物的材料形成，其可以随后与第三载体衬底170一起从上面的第三IC管芯200Cii去除。在一些实施例中，第二释放层172是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第二释放层172可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第二释放层172可以作为液体分配并且固化，可以是层压至第三载体衬底170上的层压膜，或可以是类似的。第二释放层172的顶面可以齐平并且可以具有高度的平面度。
然后，第三IC管芯200Cii接合至第三IC管芯200Ci。第三IC管芯200Cii背对背接合至第三IC管芯200Ci。例如，如图39所示，第三IC管芯200Cii的背侧互连结构136以背对背方式通过混合接合直接接合至第三IC管芯200Ci的背侧互连结构136。具体地，在第三IC管芯200Ci的第五介电层138和第三IC管芯200Cii的第五介电层138之间形成电介质至电介质接合，并且在第三IC管芯200Ci的第二导电部件140和第三IC管芯200Cii的第二导电部件140之间形成金属至金属接合。
在图40中，在第三IC管芯200Ci的前侧上方形成源极/漏极接触件112、栅极接触件114、第二ILD 106、前侧互连结构120、钝化层154、UBM 156和外部连接件158。源极/漏极接触件112、栅极接触件114、第二ILD 106和前侧互连结构120可以由材料并且使用与以上关于图38所讨论的那些相同或类似的工艺形成。此外，钝化层154、UBM 156和外部连接件158可以由材料并且使用与以上关于图38所讨论的那些相同或类似的工艺形成。
在图41中，实施载体衬底剥离以将第三载体衬底170从第三IC管芯200Cii脱离(或“剥离”)，并且形成第三封装半导体器件300C。在一些实施例中，剥离包括将诸如激光或UV光的光投射至第二释放层172上，使得第二释放层172在光的热量下分解并且可以去除第三载体衬底170。去除第三载体衬底170暴露第三IC管芯200Cii的前侧上的前侧互连结构120。
常规工艺可以形成穿过衬底的衬底通孔，以提供至集成电路管芯的背侧连接。相反，形成第二导线134(例如，电源轨)和背侧互连结构136以提供用于第三封装半导体器件300C的背侧连接减小了背侧连接所需的面积，从而增大了器件密度，并且提高了背侧连接的灵活性。此外，使用混合接合将第三IC管芯200Cii接合至第三IC管芯200Ci可以缩短第三IC管芯200Cii和第三IC管芯200Ci之间的布线距离，并且减小第三IC管芯200Cii和第三IC管芯200Ci之间的电阻。因此，第三封装半导体器件300C可以形成为具有更大的器件密度、更大的灵活性和提高的性能。
在图42中，第二载体衬底160使用第一释放层162附接至第一IC管芯200Ai的背侧(以上关于图21A至图21C讨论的)，并且第一IC管芯200Aii的前侧接合至第一IC管芯200Ai的前侧(以上关于图21A至图21C讨论的)。第二载体衬底160可以是玻璃载体衬底、陶瓷载体衬底等。第二载体衬底160可以是晶圆，从而使得可以在第二载体衬底160上同时处理多个第一IC管芯200Ai和第一IC管芯200Aii。
第一释放层162可以由基于聚合物的材料形成，其可以随后与第二载体衬底160一起从上面的第一IC管芯200Ai去除。在一些实施例中，第一释放层162是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第一释放层162可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第一释放层162可以作为液体分配并且固化，可以是层压至第二载体衬底160上的层压膜，或可以是类似的。第一释放层162的顶面可以齐平并且可以具有高度的平面度。
然后，第一IC管芯200Aii接合至第一IC管芯200Ai。第一IC管芯200Aii面对面接合至第一IC管芯200Ai。例如，如图42所示。第一IC管芯200Aii的前侧互连结构120以面对面方式通过混合接合直接接合至第一IC管芯200Ai的前侧互连结构120。具体地，在第一IC管芯200Ai的第一介电层124和第一IC管芯200Aii的第一介电层124之间形成电介质至电介质接合，并且在第一IC管芯200Ai的第一导电部件122和第一IC管芯200Ai的第一导电部件122之间形成金属至金属接合。
在图43中，对第一IC管芯200Aii的衬底50的背侧施加减薄工艺，并且在衬底50的背侧和第一IC管芯200Aii的外延源极/漏极区域92上方形成背侧互连结构136。可以使用与以上关于图23A至图23C描述的处理相同或类似的工艺减薄衬底50。背侧互连结构136可以由材料并且使用与以上关于图24A至图28C所讨论的那些相同或类似的工艺形成。
在图44中，翻转图43的结构，从而使得第一IC管芯200Ai的背侧面向上，并且第三载体衬底170使用第二释放层172附接至形成在第一IC管芯200Aii的背侧上方的前侧互连结构136的背侧。第三载体衬底170可以是玻璃载体衬底、陶瓷载体衬底等。第三载体衬底170可以是晶圆，从而使得可以在第三载体衬底170上同时处理多个第一IC管芯200Ai和第一IC管芯200Aii。
第二释放层172可以由基于聚合物的材料形成，其可以随后与第三载体衬底170一起从上面的第一IC管芯200Aii去除。在一些实施例中，第二释放层172是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第二释放层172可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第二释放层172可以作为液体分配并且固化，可以是层压至第三载体衬底170上的层压膜，或可以是类似的。第二释放层172的顶面可以齐平并且可以具有高度的平面度。
在图45中，对第一IC管芯200Ai的衬底50的背侧施加减薄工艺，并且在衬底50的背侧和第一IC管芯200Ai的外延源极/漏极区域92上方形成背侧互连结构136、钝化层144、UBM146和外部连接件148。可以使用与以上关于图23A至图23C描述的处理相同或类似的工艺减薄衬底50。背侧互连结构136、钝化层144、UBM 146和外部连接件148可以由材料并且使用与以上关于图24A至图29C所讨论的那些相同或类似的工艺形成。
在图46中，实施载体衬底剥离以将第三载体衬底170从第一IC管芯200Aii脱离(或“剥离”)，并且形成第四封装半导体器件300D。在一些实施例中，剥离包括将诸如激光或UV光的光投射至第二释放层172上，使得第二释放层172在光的热量下分解并且可以去除第三载体衬底170。去除第三载体衬底170暴露第一IC管芯200Aii的背侧上的背侧互连结构136。
常规工艺可以形成穿过衬底的衬底通孔，以提供至集成电路管芯的背侧连接。相反，形成第二导线134(例如，电源轨)和背侧互连结构136以提供用于第四封装半导体器件300D的背侧连接减小了背侧连接所需的面积，从而增大了器件密度，并且提高了背侧连接的灵活性。此外，使用混合接合将第一IC管芯200Aii接合至第一IC管芯200Ai可以缩短第一IC管芯200Aii和第一IC管芯200Ai之间的布线距离，并且减小第一IC管芯200Aii和第一IC管芯200Ai之间的电阻。因此，第四封装半导体器件300D可以形成为具有更大的器件密度、更大的灵活性和提高的性能。
在图47中，第二载体衬底160使用第一释放层162附接至第一IC管芯200A的背侧(以上关于图21A至图21C讨论的)，并且第三IC管芯200C的背侧接合至第一IC管芯200A的前侧(以上关于图33讨论的)。第二载体衬底160可以是玻璃载体衬底、陶瓷载体衬底等。第二载体衬底160可以是晶圆，从而使得可以在第二载体衬底160上同时处理多个第一IC管芯200A和第三IC管芯200C。
第一释放层162可以由基于聚合物的材料形成，其可以随后与第二载体衬底160一起从上面的第一IC管芯200A去除。在一些实施例中，第一释放层162是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第一释放层162可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第一释放层162可以作为液体分配并且固化，可以是层压至第二载体衬底160上的层压膜，或可以是类似的。第一释放层162的顶面可以齐平并且可以具有高度的平面度。
然后，第三IC管芯200C接合至第一IC管芯200A。第三IC管芯200C背对面接合至第一IC管芯200A。例如，如图47所示，第三IC管芯200C的背侧互连结构136以背对面方式通过混合接合直接接合至第一IC管芯200A的前侧互连结构120。具体地，在第一IC管芯200A的第一介电层124和第三IC管芯200C的第五介电层138之间形成电介质至电介质接合，并且在第一IC管芯200A的第一导电部件122和第三IC管芯200C的第二导电部件140之间形成金属至金属接合。
在图48中，在第三IC管芯200C的前侧上方形成源极/漏极接触件112、栅极接触件114、第二ILD 106和前侧互连结构120。源极/漏极接触件112、栅极接触件114、第二ILD 106和前侧互连结构120可以由材料并且使用与以上关于图18A至图21C所讨论的那些相同或类似的工艺形成。
在图49中，翻转图48的结构，从而使得第一IC管芯200A的背侧面向上，并且第三载体衬底170使用第二释放层172附接至形成在第三IC管芯200C的前侧上方的前侧互连结构120的前侧。第三载体衬底170可以是玻璃载体衬底、陶瓷载体衬底等。第三载体衬底170可以是晶圆，从而使得可以在第三载体衬底170上同时处理多个第一IC管芯200A和第三IC管芯200C。
第二释放层172可以由基于聚合物的材料形成，其可以随后与第三载体衬底170一起从上面的第三IC管芯200C去除。在一些实施例中，第二释放层172是基于环氧树脂的热释放材料，其在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，第二释放层172可以是紫外(UV)胶，当暴露于UV光时其失去粘合性。第二释放层172可以作为液体分配并且固化，可以是层压至第三载体衬底170上的层压膜，或可以是类似的。第二释放层172的顶面可以齐平并且可以具有高度的平面度。
在图50中，对第一IC管芯200A的衬底50的背侧施加减薄工艺，并且在衬底50的背侧和第一IC管芯200A的外延源极/漏极区域92上方形成背侧互连结构136、钝化层144、UBM146和外部连接件148。可以使用与以上关于图23A至图23C描述的处理相同或类似的工艺减薄衬底50。背侧互连结构136、钝化层144、UBM 146和外部连接件148可以由材料并且使用与以上关于图24A至图29C所讨论的那些相同或类似的工艺形成。
在图51中，实施载体衬底剥离以将第三载体衬底170从第三IC管芯200C脱离(或“剥离”)，并且形成第五封装半导体器件300E。在一些实施例中，剥离包括将诸如激光或UV光的光投射至第二释放层172上，使得第二释放层172在光的热量下分解并且可以去除第三载体衬底170。去除第三载体衬底170暴露第三IC管芯200C的前侧上的前侧互连结构120。
常规工艺可以形成穿过衬底的衬底通孔，以提供至集成电路管芯的背侧连接。相反，形成第二导线134(例如，电源轨)和背侧互连结构136以提供用于第五封装半导体器件300E的背侧连接减小了背侧连接所需的面积，从而增大了器件密度，并且提高了背侧连接的灵活性。此外，使用混合接合将第三IC管芯200C接合至第一IC管芯200A可以缩短第三IC管芯200C和第一IC管芯200A之间的布线距离，并且减小第三IC管芯200C和第一IC管芯200A之间的电阻。因此，第五封装半导体器件300E可以形成为具有更大的器件密度、更大的灵活性和提高的性能。
实施例可以实现优势。例如，形成包括背侧互连结构并且包括背侧互连结构中的背侧电源轨的IC器件减小互连区、缩短布线距离、增大互连区布局的灵活性并且增大器件密度。此外，在封装半导体器件中的IC管芯之间使用混合接合还有助于增大互连区布局的灵活性并且缩短布线距离，这提高器件性能。
根据实施例，器件包括：第一集成电路器件，包括：第一晶体管结构，位于第一器件层中；前侧互连结构，位于第一器件层的前侧上；以及背侧互连结构，位于第一器件层的背侧上，背侧互连结构包括：第一介电层，位于第一器件层的背侧上；以及第一接触件，穿过第一介电层延伸至第一晶体管结构的源极/漏极区域；以及第二集成电路器件，包括：第二晶体管结构，位于第二器件层中；以及第一互连结构，位于第二器件层上，第一互连结构通过电介质至电介质接合和金属至金属接合而接合至前侧互连结构。在实施例中，第一互连结构设置在第二器件层的前侧上。在实施例中，第一互连结构包括：前侧电源轨，并且背侧互连结构包括：背侧电源轨，通过第一接触件电耦接至第一晶体管结构的源极/漏极区域。在实施例中，第二集成电路器件还包括：第二互连结构，设置在第二器件层的背侧上，第二互连结构包括：第二介电层，位于第二器件层的背侧上；以及第二接触件，穿过第二介电层延伸至第二晶体管结构的源极/漏极区域。在实施例中，背侧互连结构包括：第一背侧电源轨，通过第一接触件电耦接至第一晶体管结构的源极/漏极区域，并且第二互连结构包括：第二背侧电源轨，通过第二接触件电耦接至第二晶体管结构的源极/漏极区域。在实施例中，第一互连结构设置在第二器件层的背侧上。在实施例中，第一互连结构包括：第二介电层，位于第二器件层的背侧上；以及第二接触件，穿过第二介电层延伸至第二晶体管结构的源极/漏极区域。在实施例中，背侧互连结构包括：第一背侧电源轨，通过第一接触件电耦接至第一晶体管结构的源极/漏极区域，并且第一互连结构包括：第二背侧电源轨，通过第二接触件电耦接至第二晶体管结构的源极/漏极区域。
根据另一实施例，器件包括：第一集成电路器件，包括：第一衬底；第一器件层，位于第一衬底上方，第一器件层包括第一晶体管结构；以及第一互连结构，位于第一器件层上方，第一互连结构包括位于第一器件层的背侧上的第一电源轨，第一电源轨通过第一背侧通孔电耦接至第一晶体管结构的第一源极/漏极区域；以及第二集成电路器件，包括：第二衬底；第二器件层，位于第二衬底上方，第二器件层包括第二晶体管结构；以及第二互连结构，位于第二器件层上方，第二互连结构通过电介质至电介质接合和金属至金属接合而接合至第一互连结构。在实施例中，背侧通孔通过第一硅化物区域电耦接至第一源极/漏极区域。在实施例中，第二互连结构包括：第二介电层，位于第二器件层的背侧上方；以及第二电源轨，位于第二介电层上方，第二电源轨通过第二背侧通孔电耦接至第二晶体管结构的第二源极/漏极区域。在实施例中，第二互连结构位于第二器件层的前侧上，第二集成电路器件还包括位于第二器件层上方的第三互连结构，第三互连结构包括位于第二器件层的背侧上的第二电源轨，第二电源轨通过第二背侧通孔电耦接至第二晶体管结构的第二源极/漏极区域。在实施例中，第二集成电路器件还包括：钝化层，位于第三互连结构的与第二器件层相对的表面上；凸块下金属(UBM)，位于钝化层中；以及外部连接件，位于凸块下金属上，外部连接件通过凸块下金属电耦接至第三互连结构。在实施例中，第二集成电路器件包括电耦接至第二晶体管结构的栅极结构的栅极接触件，第二互连结构包括位于第二器件层的前侧上方的第二电源轨，第二电源轨通过栅极接触件电耦接至栅极结构。
根据又一实施例，方法包括：在第一衬底上形成第一晶体管；在第一晶体管上方形成第一互连结构；暴露第一晶体管的第一源极/漏极区域，暴露第一源极/漏极区域包括减薄第一衬底；在暴露第一源极/漏极区域之后，在与第一互连结构相对的第一晶体管上方形成第二互连结构，形成第二互连结构包括：在第一晶体管上方沉积第一介电层；穿过第一介电层形成电耦接至第一晶体管的第一源极/漏极区域的第一背侧通孔；以及形成电连接至第一背侧通孔的第一导线；以及将第一集成电路器件接合至第一互连结构，将第一集成电路器件接合至第一互连结构包括在第一集成电路器件和第一互连结构之间形成电介质至电介质接合。在实施例中，方法还包括：形成第一集成电路器件，形成第一集成电路器件包括：在第二衬底上形成第二晶体管；以及在与第二衬底相对的第二晶体管上方形成第三互连结构，将第一集成电路器件接合至第一互连结构包括在第三互连结构和第一互连结构之间形成电介质至电介质接合。在实施例中，形成第三互连结构包括：在第二晶体管上方形成电耦接至第二晶体管的第二导线，第一导线是第一电源轨，并且第二导线是第二电源轨。在实施例中，方法还包括：形成第一集成电路器件，形成第一集成电路器件包括：在第二衬底上形成第二晶体管；暴露第二晶体管的第二源极/漏极区域，暴露第二源极/漏极区域包括减薄第二衬底；以及在暴露第二源极/漏极区域之后，在第二晶体管上方形成第三互连结构，形成第三互连结构包括：在第二晶体管上方沉积第二介电层；穿过第二介电层形成电耦接至第二晶体管的第二源极/漏极区域的第二背侧通孔；以及形成电连接至第二背侧通孔的第二导线。在实施例中，将第一集成电路器件接合至第一互连结构包括：在第三互连结构和第一互连结构之间形成电介质至电介质接合。在实施例中，形成第一集成电路器件还包括：在与第三互连结构相对的第二晶体管上方形成第四互连结构，将第一集成电路器件接合至第一互连结构包括：在第四互连结构和第一互连结构之间形成电介质至电介质接合。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种封装半导体器件，包括：
第一集成电路器件，包括：
第一晶体管结构，位于第一器件层中；
前侧互连结构，位于所述第一器件层的前侧上；以及
背侧互连结构，位于所述第一器件层的背侧上，所述背侧互连结构包括：
第一介电层，位于所述第一器件层的背侧上；以及
第一接触件，穿过所述第一介电层延伸至所述第一晶体管结构的源极/漏极区域；以及
第二集成电路器件，包括：
第二晶体管结构，位于第二器件层中；以及
第一互连结构，位于所述第二器件层上，其中，所述第一互连结构通过电介质至电介质接合和金属至金属接合而接合至所述前侧互连结构。
2.根据权利要求1所述的封装半导体器件，其中，所述第一互连结构设置在所述第二器件层的前侧上。
3.根据权利要求2所述的封装半导体器件，其中，所述第一互连结构包括：前侧电源轨，并且其中，所述背侧互连结构包括：背侧电源轨，通过所述第一接触件电耦接至所述第一晶体管结构的所述源极/漏极区域。
4.根据权利要求2所述的封装半导体器件，其中，所述第二集成电路器件还包括：第二互连结构，设置在所述第二器件层的背侧上，所述第二互连结构包括：
第二介电层，位于所述第二器件层的背侧上；以及
第二接触件，穿过所述第二介电层延伸至所述第二晶体管结构的源极/漏极区域。
5.根据权利要求4所述的封装半导体器件，其中，所述背侧互连结构包括：第一背侧电源轨，通过所述第一接触件电耦接至所述第一晶体管结构的所述源极/漏极区域，并且其中，所述第二互连结构包括：第二背侧电源轨，通过所述第二接触件电耦接至所述第二晶体管结构的所述源极/漏极区域。
6.根据权利要求1所述的封装半导体器件，其中，所述第一互连结构设置在所述第二器件层的背侧上。
7.根据权利要求6所述的封装半导体器件，其中，所述第一互连结构包括：
第二介电层，位于所述第二器件层的背侧上；以及
第二接触件，穿过所述第二介电层延伸至所述第二晶体管结构的源极/漏极区域。
8.根据权利要求7所述的封装半导体器件，其中，所述背侧互连结构包括：第一背侧电源轨，通过所述第一接触件电耦接至所述第一晶体管结构的所述源极/漏极区域，并且其中，所述第一互连结构包括：第二背侧电源轨，通过所述第二接触件电耦接至所述第二晶体管结构的所述源极/漏极区域。
9.一种封装半导体器件，包括：
第一集成电路器件，包括：
第一衬底；
第一器件层，位于所述第一衬底上方，所述第一器件层包括第一晶体管结构；以及
第一互连结构，位于所述第一器件层上方，所述第一互连结构包括位于所述第一器件层的背侧上的第一电源轨，所述第一电源轨通过第一背侧通孔电耦接至所述第一晶体管结构的第一源极/漏极区域；以及
第二集成电路器件，包括：
第二衬底；
第二器件层，位于所述第二衬底上方，所述第二器件层包括第二晶体管结构；以及
第二互连结构，位于所述第二器件层上方，其中，所述第二互连结构通过电介质至电介质接合和金属至金属接合而接合至所述第一互连结构。
10.一种形成封装半导体器件的方法，包括：
在第一衬底上形成第一晶体管；
在所述第一晶体管上方形成第一互连结构；
暴露所述第一晶体管的第一源极/漏极区域，其中，暴露所述第一源极/漏极区域包括减薄所述第一衬底；
在暴露所述第一源极/漏极区域之后，在与所述第一互连结构相对的所述第一晶体管上方形成第二互连结构，其中，形成所述第二互连结构包括：
在所述第一晶体管上方沉积第一介电层；
穿过所述第一介电层形成电耦接至所述第一晶体管的第一源极/漏极区域的第一背侧通孔；以及
形成电连接至所述第一背侧通孔的第一导线；以及
将第一集成电路器件接合至所述第一互连结构，其中，将所述第一集成电路器件接合至所述第一互连结构包括在所述第一集成电路器件和所述第一互连结构之间形成电介质至电介质接合。
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