KR102523723B1 - 에칭 정지 층 및 확산 배리어 층을 갖는 기판을 사용한 박막 트랜스퍼 - Google Patents

에칭 정지 층 및 확산 배리어 층을 갖는 기판을 사용한 박막 트랜스퍼 Download PDF

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루-리앙 리
치아-시웅 차이
첸-하오 치앙
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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위에 에칭 정지 층을 형성하는 단계; 상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계; 상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계; 상기 반도체 디바이스 층의 전면에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ; 상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및 상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계를 포함한다.

Description

에칭 정지 층 및 확산 배리어 층을 갖는 기판을 사용한 박막 트랜스퍼 {THIN FILM TRANSFER USING SUBSTRATE WITH ETCH STOP LAYER AND DIFFUSION BARRIER LAYER}
우선권 주장 및 상호참조
본 출원은, 2020년 7월 23일 출원된 미국 가출원 번호 제63/055,383호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 소정 영역 안에 집적될 수 있게 해준다. 그러나, 최소 피처 크기가 감소됨에 따라, 대처해야 할 추가의 문제가 발생한다.
반도체 디바이스를 형성하는 방법은, 기판 위에 에칭 정지 층을 형성하는 단계; 상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계; 상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계; 상기 반도체 디바이스 층의 전면에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ; 상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및 상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서의 나노구조 전계 효과 트랜지스터(나노-FET)의 예를 예시한다.
도 2a 및 도 2b는 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판의 단면도를 예시한다.
도 3은 다른 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판의 단면도를 예시한다.
도 4는 또 다른 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판의 단면도를 예시한다.
도 5, 도 6, 도 7, 도 8, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 도 30c, 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 33d, 도 34a, 도 34b, 및 도 34c는 실시예에 따른 나노-FET의 제조에 있어서 중간 단계의 단면도들이다.
도 35, 도 36a, 도 36b, 및 도 37은 실시예에 따른 다양한 제조 단계에서의 반도체 패키지의 단면도들을 예시한다.
도 38, 도 39a, 도 39b, 도 40 및 도 41은 실시예에 따른 다양한 제조 단계에서의 반도체 패키지의 단면도들을 예시한다.
도 42는 일부 실시예에 따라 반도체 디바이스를 형성하는 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 설명 전반에 걸쳐, 상이한 도면에서의 동일하거나 유사한 참조 번호는, 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 방법에 의해 형성되는 동일하거나 유사한 요소를 지칭한다. 또한, 동일한 참조 번호이지만 상이한 알파벳을 갖는 도면들(예컨대, 도 9a, 도 9b 및 도 9c)은, 동일한 제조 단계이지만 상이한 단면을 따른 동일 구조물의 다양한 도면들을 예시한다.
일부 실시예에서, 다층 기판은 희생 기판, 희생 기판 위의 에칭 정지 층, 에칭 정지 층 위의 확산 배리어 층, 및 확산 배리어 층 위의 반도체 층을 포함한다. 에칭 정지 층은 확산 배리어 층보다 우수한 에칭 선택도를 제공하도록 고농도 도핑된 반도체 재료로 형성된다. 확산 배리어 층은 실리콘 및 산소-삽입된 부분 단층(oxygen-inserted partial monolayer)의 교대하는(alternating) 층들을 포함하며, 에칭 정지 층의 도펀트의, 기판의 반도체 층 안으로의 외부 확산(out-diffusion)을 감소시킨다. 그 결과, 고성능 반도체 디바이스를 형성하기에 적합한 얇은(예컨대, < 100 nm) 고품질 반도체 층이 확산 배리어 층 위에 형성된다. 반도체 층은 기판의 구조에 의해 용이해진 선택적 에칭 프로세스를 사용하여 본딩 프로세스 및 후속 배면 박형화 프로세스에 의해 워크피스(예컨대, 웨이퍼, 캐리어 등)로 쉽게 트랜스퍼(transfer)될 수 있다.
여기에 설명된 일부 실시예는 나노-FET를 포함하는 다이에 관련하여 기재된다. 그러나, 나노-FET 대신에 또는 나노-FET와 조합하여 다른 유형의 트랜지스터(예컨대, 핀 전계 효과 트랜지스터(FinFET), 평면형 트랜지스터 등)를 포함하는 전체 웨이퍼 또는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서의 나노-FET(예컨대, 나노와이어 FET, 나노시트 FET 등)의 예를 예시한다. 나노-FET는 기판(50) 상의 핀(66) 위에 나노구조물(55)(예컨대, 나노시트, 나노와이어 등)을 포함하며, 나노구조물(55)은 나노-FET에 대한 채널 영역으로서 작용한다. 나노구조물(55)은 p-타입 나노구조물, n-타입 나노구조물, 또는 이들의 조합을 포함할 수 있다. 쉘로우 트렌치 아이솔레이션(STI; Shallow trench isolation) 영역(68)이 인접 핀들(66) 사이에 배치되며, 핀(66)은 이웃하는 STI 영역들(68) 사이로부터 그 위에 돌출할 수 있다. 핀(66)의 하부 부분이 기판(50)과 연속적인 단일 재료인 것으로 예시되어 있지만, 핀(66) 및/또는 기판(50)의 하부 부분은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(66)은 이웃하는 STI 영역들(68) 사이에 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(66)의 상부 표면 위에 그리고 나노구조물(55)의 상부 표면, 측벽 및 하부 표면을 따라 있다. 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피텍셜 소스/드레인 영역(92)은 게이트 유전체 층(100) 및 게이트 전극(102)의 대향 측 상의 핀(66) 상에 배치된다.
도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A’는 게이트 전극(102)의 길이방향 축을 따라 있으며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(92) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B’는 단면 A-A’에 평행하고 복수의 나노-FET의 에피텍셜 소스/드레인 영역(92)을 통해 연장된다. 단면 C-C’는 단면 A-A’에 수직이고 나노-FET의 핀(66)의 길이방향 축에 평행하며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향으로 이루어진다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 나노-FET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면형 디바이스에 또는 핀 전계 효과 트랜지스터(FinFET)에 사용되는 양상도 고려한다.
도 2a 및 도 2b는 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판(50A)의 단면도를 예시한다. 기판(50A), 도 3에서의 기판(50B) 및 도 4에서의 기판(50C)은 기판(50)의 상이한 실시예들이며, 예컨대 도 1에서의 기판(50) 또는 도 5 내지 도 34c에서의 기판(50)으로서 사용될 수 있다.
도 2a를 참조하면, 기판(50a)은 희생 기판(11)(기판(11)으로도 지칭될 수 있음)을 포함하는 다층 구조물을 갖는다. 다층 구조물은 기판(11) 위에 연속적으로 형성된 에칭 정지 층(17), 캡핑 층(19), 확산 배리어 층(21) 및 반도체 층(23)(예컨대, 에피텍셜 반도체 재료의 층)을 더 포함한다.
일부 실시예에서, 기판(11)은 벌크 반도체와 같은 반도체 기판이고, 이는 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있다. 예를 들어, 기판(11)은 p- 기판 또는 p+ 기판일 수 있다. 다른 예로서, 기판(11)은 p+ 기판인 하부 부분(예컨대, 도 2a에서의 점선(11P) 아래의 부분) 및 p- 에피텍셜 실리콘 층인 상부 부분(예컨대, 도 2a에서의 점선(11P) 위의 부분)을 포함할 수 있다. 기판(11)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일부 실시예에서, 기판(11)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물을 포함한 화합물 반도체, 실리콘 게르마늄을 포함한 합금 반도체, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 에칭 정지 층(17)은 도펀트에 의해 도핑된 반도체 재료이다. 반도체 재료는 예컨대 실리콘 또는 실리콘 게르마늄일 수 있고, 도펀트는 예컨대 붕소, 인, 비소, 인듐 또는 안티몬일 수 있다. 예를 들어, 에칭 정지 층(17)은 붕소에 의해 도핑된 실리콘 게르마늄(SiGe) 층 또는 붕소에 의해 도핑된 실리콘 층일 수 있다. 에칭 정지 층(17)은 화학적 기상 증착(CVD; chemical vapor deposition)과 같은 적합한 형성 방법에 의해 형성될 수 있다. 일부 실시예에서, 에칭 정지 층(17) 내의 도펀트(예컨대, 붕소)의 농도는 약 2E19 atoms/cm3 내지 약 5E21 atoms/cm3이다. 예를 들어, 에칭 정지 층(17)이 붕소에 의해 도핑된 실리콘인 실시예에서(Si:B 층으로도 지칭됨), 에칭 정지 층(17) 내의 붕소의 농도는 약 4E20 atoms/cm3일 수 있다. 다른 예로서, 에칭 정지 층(17)이 붕소에 의해 도핑된 실리콘 게르마늄인 실시예에서(SiGe:B 층으로도 지칭됨), 에칭 정지 층(17) 내의 붕소의 농도는 약 2E20 atoms/cm3일 수 있다. 에칭 정지 층(17)의 두께(T1)는 예로서 약 5nm 내지 약 100 nm일 수 있다. 후속 프로세싱에서, 희생 기판(11), 에칭 정지 층(17), 캡핑 층(19) 및 확산 배리어 층(21)은 하나 이상의 에칭에 의해, 가끔은 기계적 박형화 프로세스와 조합하여 제거되고, 에칭 정지 층(17)은 층(17)에 바로 인접한 기판(11)의 부분이 선택적 에칭 프로세스에 의해 제거될 때 에칭 정지 층으로서 기능한다.
도핑된 반도체 층(예컨대, SiGe:B)은 디바이스 성능을 강화하기 위해, 예컨대 채널 모빌리티를 개선하기 위해 사용된 것임을 유의하자. 따라서, 종래 설계에서, 도핑된 반도체 층은 형성되는 반도체 디바이스의 성능을 개선하기 위해 최종 제품의 일부일 수 있다. 그러나 본 개시에서 에칭 정지 층(17)의 도핑된 반도체 재료(예컨대, Si:B)는 에칭 정지 층으로서 사용되고, 최종 제품으로부터 제거된다. 본 개시의 에칭 정지 층(17) 내의 도펀트(예컨대, 붕소)의 농도는 종래 설계의 도핑된 반도체 층에 사용된 것보다 훨씬 더 높을 수 있다(예컨대, 수백배 더 많음). 이러한 높은 도펀트 농도는 에칭 정지 층(17)에 대한 우수한 에칭 선택도를 달성한다. 예를 들어, 후속 에칭 프로세스에서 기판(11)(예컨대, 실리콘 기판)이 제거될 때, 기판(11)과 에칭 정지 층(17) 사이에 50 이상의 에칭 선택도가 달성된다. 다르게 말하자면, 기판(11)은 에칭 정지 층(17)의 에칭 속도보다 50배 이상인 에칭 속도로 에칭된다. 이러한 높은 에칭 선택도는, 반도체 층(23)이 상이한 구조물로 트랜스퍼되는 응용에 유리하다. 개시된 에칭 정지 층(17)에 의해 제공되는 높은 에칭 선택도가 없다면, 반도체 층(23)의 트랜스퍼는 경제적으로 실현하기에는 너무 많은 시간이 걸릴 수 있다. 또한, 타이트한 디바이스 성능 분포를 유지하는 데에 트랜스퍼된 층의 두께 균일도가 중요할 때에, 높은 에칭 선택도는 유리하다. 그러나, 에칭 정지 층(17) 내의 높은 도핑 농도는, 대처되지 않는다면, 인접한 층 안으로 도펀트의 외부 확산을 일으킬 것이다. 후속 형성되는 확산 배리어 층(21)은 에칭 정지 층(17)의 도펀트의 외부 확산에 대항한 보호를 제공한다.
일부 실시예에서, 퇴적된 캡핑 층(19)은 에피텍시 반도체 층(예컨대, 미도핑 에피텍셜 실리콘 층)이고, CVD와 같은 적합한 형성 방법에 의해 형성될 수 있다. 캡핑 층(19)은 확산 배리어 층(21)의 에피텍셜 재료 내의 결함을 막거나 감소시키도록 에칭 정지 층(17)과 확산 배리어 층(21) 사이의 버퍼 층으로서 기능할 수 있다. 캡핑 층(19)의 두께는 일부 실시예에서 약 1 nm 내지 약 30 nm이다. 일부 실시예에서, 퇴적된 캡핑 층(19)은 미도핑 층이지만, 에칭 정지 층(17) 내의 도펀트가 캡핑 층(19) 안으로 확산하며 캡핑 층(19)을 도핑된 반도체 층으로 전환하고, 이 경우 도핑된 캡핑 층(19) 내의 도펀트 농도의 구배가 있을 수 있으며, 도핑된 캡핑 층(19)이 에칭 정지 층(17)으로부터 멀리 연장됨에 따라 도펀트 농도가 감소한다.
일부 실시예에 따르면, 확산 배리어 층(21)은 산소-삽입된 부분 단층(14)과 인터리빙된(interleaved) 실리콘 층(12)(도 2b 참조)을 포함한 층 스택이다. 다르게 말하자면, 확산 배리어 층(21)은 실리콘 층(12) 및 산소-삽입된 부분 단층(14)(산소의 부분 단층 또는 불연속(discontinuous) 산소 층으로도 지칭될 수 있음)의 교대하는 층들을 포함한다. 도 2b는 도 2a의 영역(10)에서 확산 배리어 층(21)의 확대도를 예시한다.
도 2b에 예시된 바와 같이, 확산 배리어 층(21)은 제1 개수의 실리콘 층(12)을 포함하며, 실리콘 층(12)의 각각은 예컨대 반도체 재료의 에피텍셜 성장에 사용된 CVD 프로세스에 의해 형성된 미도핑 에피텍셜 실리콘 층이다. 실리콘 층(12)은 실란(SiH4), 디클로로실란(DCS) 등과 같은 실리콘을 포함한 전구체를 사용하여 형성될 수 있다. 실리콘 층(12)의 각각은 예로서 약 1 nm 내지 약 30 nm의 두께를 가질 수 있다. 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있듯이, 실리콘 층(12)은 동일 두께로 이루어지지 않아도 되며 실리콘 층(12)의 각각은 임의의 적합한 두께로 이루어질 수 있다는 것을 유의하자.
계속해서 도 2b를 참조하면, 확산 배리어 층(21)은 제2 개수의 산소-삽입된 부분 단층(14)을 더 포함한다. 예시된 예에서, 제2 개수는 제1 개수보다 1 적다. 예를 들어, 도 2b는 비한정적인 예로서 6개의 실리콘 층(12) 및 5개의 산소-삽입된 부분 단층(14)을 예시한다. 당해 기술분야에서의 숙련자라면 용이하게 알 수 있듯이 실리콘 층(12) 및 산소-삽입된 부분 단층(14)의 수는 임의의 적합한 수일 수 있다. 산소-삽입된 부분 단층(14)의 각각의 두께는 약 0.5 nm 미만일 수 있다. 일부 실시예에서, 제2 개수의 산소-삽입된 부분 단층(14)의 각각 내의 산소 농도는 배경 산소 농도 레벨보다 수 자릿수 더 높으며(예컨대, 100배, 1000배 이상), 여기에서 배경 산소 농도 레벨은 프로세스 챔버, 소스 재료 또는 웨이퍼 표면으로부터 올 수 있는 산소의 의도치않은 통합으로 인한 산소 레벨을 지칭한다. 당해 기술분야에서의 숙련자라면 알 듯이, 배경 산소 농도 레벨은 예컨대, 각각의 제조 프로세스 또는 제품에 대한 모범 사례, 능력 및/또는 요건에 따라 달라질 수 있다.
일부 실시예에서, 산소-삽입된 부분 단층(14)의 각각은 산소가 안에 통합된 에피텍셜 실리콘 층이다. 산소-삽입된 부분 단층(14)의 각각은 실리콘 에피텍셜 층(12)의 에피텍셜 성장에 사용된 동일 CVD 툴에 의해 형성될 수 있다. 일부 실시예에서, 확산 배리어 층(21)을 형성하기 위한 CVD 프로세스의 온도는 약 400 ℃ 내지 약 800 ℃이다. 예를 들어, 제1 산소-삽입된 부분 단층(14)의 형성을 위해 산소를 포함한 전구체(예컨대, 산소-함유 가스)가 CVD 에피텍시 툴 챔버에 공급된다. 전구체는 H2, N2 또는 또다른 적합한 비활성 가스와 같은 캐리어 가스에 의해 CVD 에피텍시 툴 챔버 안으로 운반될 수 있다. 일부 실시예에서, 산소 원자는 실리콘 격자 내의 틈새 자리(interstitial site)를 점유하여 산소-삽입된 부분 단층(14)을 형성한다. 실리콘 및 산소-삽입된 부분 단층의 교대하는 층들을 형성하는 상기의 프로세싱은 목표 갯수의 실리콘 층(12) 및 산소-삽입된 부분 단층(14)이 형성될 때까지 반복된다. 일부 실시예에서, 에칭 정지 층(17)의 도펀트(예컨대, 붕소)의, 인접한 실리콘 층(예컨대, 23) 안으로의 확산은 틈새-매개 메커니즘(interstitial-mediated mechanism)을 통해 일어나며, 따라서 산소-삽입된 부분 단층(14)의 틈새 자리에 있는 산소 원자의 존재는 도펀트의 확산을 막거나 감소시킨다.
일부 실시예에서, 산소-삽입된 부분 단층(14) 내의 산소의 양(dosage)이 너무 낮으면, 예컨대 에칭 정지 층(17) 내의 도펀트를 활성화할 어닐 프로세스, 후속 형성되는 소스/드레인 영역 내의 도펀트를 활성화할 어닐 프로세스, 또는 후속 퇴적 프로세스에서의 열 프로세스와 같은 후속 열 프로세스 동안, 확산 배리어 층(21)은 에칭 정지 층(17)의 도펀트(예컨대, 붕소)의 외부 확산에 대항하는 충분한 보호를 제공하지 못할 수 있다. 산소-삽입된 부분 단층(14) 내의 산소의 양이 너무 높다면, 아래에 보다 상세하게 설명되는 바와 같이, 후속 형성되는 실리콘 에피텍셜 층(12)은 결함을 갖게 될 수 있으며, 고성능 디바이스를 형성하기 위한 고품질 에피텍셜 재료(예컨대, 23)가 형성되지 않을 수 있다.
일부 실시예에서, 산소-삽입된 실리콘 층(14) 내의 산소의 양 및/또는 농도는 산소의 부분 단층의 형성을 가능하게 하도록 선택된다. 여기에서 용어 “부분 단층”은, 산소-삽입된 실리콘 층(14) 내의 산소 농도가, 에칭 정지 층(17)의 도펀트(예컨대, 붕소)의 확산을 효과적으로 감소시킬 만큼 매우 높지만(예컨대, 기존의 설계에 사용된 통상의 산소-통합된 에피텍셜 실리콘 층에 비해 수 자릿수, 또는 수백배 많음) 실리콘 격자가 파괴될 만큼 너무 높지는(예컨대, 산소의 전체(full monolayer) 단층 만큼 높음) 않은 것을 의미한다. 다르게 말하자면, 산소-삽입된 실리콘 층(14)의 각각에서 산소의 부분 단층은 위의 실리콘 층(12)과 아래의 실리콘 층(12) 사이의 격자 정렬을 가능하게 한다. 격자 정렬이 되지 않으면, 실리콘 층(12) 및 산소-삽입된 부분 단층(14)의 각각의 쌍으로 전위 결함(dislocation defect)이 형성될 수 있고, 고성능 디바이스를 위한 고품질 결정질 반도체 층(23)이 확산 배리어 층(21) 위에 형성되지 않을 수 있다. 산소-삽입된 실리콘 층(14)의 실시예는 상기에 설명된 예에 한정되지 않으며, 다른 수정이나 변형도 또한 가능하고 본 개시의 범위 내에 포함되도록 완전히 의도된다.
다시 도 2a를 참조하면, 반도체 층(23)이 확산 배리어 층(21) 위에 형성된다. 반도체 층(23)은 CVD 에피텍셜 프로세스와 같은 적합한 형성 방법에 의해 형성된 에피텍셜 반도체 재료, 예컨대 에피텍셜 실리콘 재료이다. 후속 프로세싱에서, 트랜지스터와 같은 전기적 컴포넌트가 디바이스 층을 형성하도록 반도체 층(23)에/상에 형성되며, 그 다음 디바이스 층은 또다른 반도체 구조물로 트랜스퍼된다. 예의 실시예에서, 반도체 층(23)의 두께(T2)는 약 100 nm 미만이다. 확산 배리어 층(21)이 없다면, 이러한 작은 두께(예컨대, 100 nm 미만)가 달성할 수 없을 수 있는데, 에칭 정지 층(17)에 근접한 반도체 층(23)의 하부 부분이 에칭 정지 층(17)의 도펀트(예컨대, 붕소)의 외부 확산에 의해 오염될 수 있고 에칭 정지 층(17)으로부터 먼 반도체 층(23)의 상부 부분에 전기적 컴포넌트가 형성되야 할 수 있기 때문이다. 따라서, 개시된 확산 배리어 층(21)은 반도체 디바이스를 형성하는 데에 얇은 반도체 층(23)이 형성 및 사용될 수 있게 해준다. 얇은 반도체 층(23)은, 제조 동안 반도체 층(23)의 더 적은 에칭이 필요할 수 있는 요인과 결합되어, 반도체 층(23)에 대하여 더 작은 TTV(total thickness variation)를 달성한다. 또한, 얇은 반도체 층(23)의 결과로서 재료 비용이 적어지고 제조 시간이 적어진다.
일부 실시예에서, 에칭 정지 층(17) 및 확산 배리어 층(21)은 상이한 프로세싱 챔버에서 형성된다. 일부 실시예에서, 에칭 정지 층(17), 확산 배리어 층(21) 및 반도체 층(23)은 동일한 프로세싱 챔버에서 형성된다. 이들 및 기타 변형은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
도 3은 다른 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판(50B)의 단면도를 예시한다. 기판(50B)은 기판(50A)과 유사하지만, 에칭 정지 층(17) 아래에 형성된 캡핑 층(15) 및 확산 배리어 층(13)을 갖는다. 캡핑 층(15) 및 확산 배리어 층(13)은 각각 캡핑 층(19) 및 확산 배리어 층(21)과 동일하거나 유사할 수 있으며, 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 방법으로 형성될 수 있고, 따라서 세부사항은 반복되지 않는다. 일부 실시예에서, 캡핑 층(15)이 기판(50B)에서 생략될 수 있다.
확산 배리어 층의 효과를 확인하기 위해 실험이 수행되었다. 예를 들어, 붕소로 도핑된 실리콘(Si:B)으로 형성되며 4.5E20 atoms/cm3의 붕소 농도인 에칭 정지 층(17)을 갖는, 기판(50B)과 유사한 기판이 약 1.8초 동안 1090 ℃에서 스파이크 RTA(rapid thermal anneal) 프로세스로 가열된다. 확산 배리어 층(21)이 없는 기준 기판과 비교하면, 반도체 층(23) 안으로 붕소의 확산 깊이는 확산 배리어 층(21)을 갖는 기판(50B)에 의해 약 40% 만큼 감소된다.
도 4는 또 다른 실시예에 따라 에칭 정지 층 및 확산 배리어 층을 갖는 기판(50C)의 단면도를 예시한다. 기판(50C)은 도 3에서의 기판(50B)과 유사하지만, 에칭 정지 층(29), 캡핑 층(31), 확산 배리어 층(27 및 33) 및 미도핑 반도체 층(25)(예컨대, 미도핑 에피텍셜 실리콘 층)과 같은 추가적인 층을 갖는다. 또한, 도 3에서의 캡핑 층(15)은 도 4의 예에서 생략된다. 에칭 정지 층(29)은 에칭 정지 층(17)과 동일하거나 유사할 수 있고, 캡핑 층(31)은 캡핑 층(19)과 동일하거나 유사할 수 있고, 확산 배리어 층(27 및 33)은 확산 배리어 층(21 및 13)과 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다. 일부 실시예에서, 캡핑 층(19)과 동일하거나 유사한 캡핑 층이 에칭 정지 층(29 및 17)의 각각 아래에(예컨대, 아래에 있으며 물리적으로 접촉함) 형성된다. 예의 실시예에서, 에칭 정지 층(17 및 29)은 붕소에 의해 도핑된 실리콘(예컨대, Si:B)이고, 캡핑 층(31 및 19)은 붕소에 의해 도핑된 실리콘(예컨대, Si:B)이고, 미도핑 반도체 층(25)은 미도핑 에피텍셜 실리콘의 층이다.
도 5 내지 도 34c는 실시예에 따른 나노-FET의 제조에 있어서의 중간 단계의 단면도들이다. 5 내지 도 8, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a 및 도 34a는 도 1에 예시된 기준 단면 A-A’를 예시한다. 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 15d, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b 도 29b, 도 30b, 도 31b, 도 32b, 도 33b 및 도 34b는 도 1에 예시된 기준 단면 B-B’를 예시한다. 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 14d, 도 15c, 도 15e, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 33c, 도 33d 및 도 34c는 도 1에 예시된 기준 단면 C-C’를 예시한다.
도 5에서, 기판(50)이 제공된다. 기판(50)은 기판(50A), 기판(50B), 또는 기판(50C)과 같은, 개시된 실시예 중의 임의의 것일 수 있다. 단순화를 위해, 기판(50)의 세부사항은 후속 도면에서 예시되지 않을 수 있다.
또한 도 5에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-51C)(집합적으로 제1 반도체 층(51)으로 총칭됨) 및 제2 반도체 층(53A-53C)(집합적으로 제2 반도체 층(53)으로 총칭됨)의 교대하는 층들을 포함한다. 설명을 위한 목적으로 그리고 아래에 보다 상세하게 설명되는 바와 같이, 제1 반도체 층(51)은 제거될 것이고 제2 반도체 층(53)은 n-타입 영역(50N) 및 p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 것이다. 그러나, 일부 실시예에서, 제1 반도체 층(51)이 제거될 수 있으며 제2 반도체 층(53)이 n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있고, 제2 반도체 층(53)이 제거될 수 있으며 제1 반도체 층(51)이 p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 일부 실시예에서, 제2 반도체 층(53)이 제거될 수 있으며 제1 반도체 층(51)이 n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있고, 제1 반도체 층(51)이 제거될 수 있으며 제2 반도체 층(53)이 p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 일부 실시예에서, 제2 반도체 층(53)은 제거될 수 있고 제1 반도체 층(51)은 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다.
설명을 위한 목적으로 다층 스택(64)은 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3개 층을 포함하는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 층 각각은 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 기상 에피텍시(VPE; vapor phase epitaxy), 분자 빔 에피텍시(MBE; molecular beam epitaxy) 등과 같은 프로세스를 사용하여 에피텍셜 성장될 수 있다. 다양한 실시예에서, 제1 반도체 층(51)은 실리콘 게르마늄 등과 같은 p-타입 나노-FET에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 탄소 등과 같은 n-타입 나노-FET에 적합한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 설명을 위한 목적으로 p-타입 나노-FET에 적합한 최하부(bottommost) 반도체 층을 갖는 것으로 예시된다. 일부 실시예에서, 다층 스택(64)은 최하부 층이 n-타입 나노-FET에 적합한 반도체 층이도록 형성될 수 있다.
제1 반도체 재료 및 제2 반도체 재료는 서로에 대해 높은 에칭 선택도를 갖는 재료일 수 있다. 그리하여, 제1 반도체 재료의 제1 반도체 층(51)은, 제2 반도체 재료의 제2 반도체 층(53)을 상당히 제거하지 않고서 제거될 수 있으며, 그에 의해 제2 반도체 층(53)이 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있게 해준다. 마찬가지로, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 채널 영역을 형성하도록 패터닝되는 실시예에서, 제2 반도체 재료의 제2 반도체 층(53)은, 제1 반도체 재료의 제1 반도체 층(51)을 상당히 제거하지 않고서 제거될 수 있으며, 그에 의해 제1 반도체 층(51)이 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있게 해준다.
이제 도 6을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고 나노구조물(55)이 다층 스택(64)에 형성된다. 일부 실시예에서, 나노구조물(55) 및 핀(66)은, 각각 다층 스택(64) 및 기판(50)에서 트렌치를 에칭함으로써, 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노구조물(55)을 형성하는 것은, 제1 반도체 층(51)으로부터 제1 나노구조물(52A-52C)(집합적으로 제1 나노구조물(52)로 총칭됨)을 더 정의하고 제2 반도체 층(53)으로부터 제2 나노구조물(54A-54C)(집합적으로 제2 나노구조물(54)로 총칭됨)을 정의할 수 있다. 제1 나노구조물(52) 및 제2 나노구조물(54)은 집합적으로 나노구조물(55)로 총칭될 수 있다. 예시된 실시예에서, 핀(66)은 기판(50)의 반도체 층(23)(예컨대, 도 2a 참조)에 형성된다. 일부 실시예에서, 핀(66)을 형성하기 위한 에칭 프로세스는 기판(50)의 확산 배리어 층(예컨대, 21 또는 33)에 도달하기 전에 정지하고, 따라서 핀(66)에 연결된 기판(50)의 부분은 에칭 프로세스 후의 반도체 층(23)의 남은 부분에 대응할 수 있다.
핀(66) 및 나노구조물(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조물(55)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀(66)을 패터닝하는 데에 사용될 수 있다.
도 6은 설명을 위한 목적으로 실질적으로 동일한 폭을 갖는 것으로서 n-타입 영역(50N) 및 p-타입 영역(50P) 내의 핀(66)을 예시한다. 일부 실시예에서, n-타입 영역(50N) 내의 핀(66)의 폭은 p-타입 영역(50P) 내의 핀(66)보다 더 크거나 또는 더 얇을 수 있다. 또한, 핀(66) 및 나노구조물(55)의 각각이 전반적으로 일관된 폭을 갖는 것으로서 예시되어 있지만, 다른 실시예에서 핀(66) 및/또는 나노구조물(55)은 핀(66) 및/또는 나노구조물(55) 각각의 폭이 기판(50)을 향한 방향으로 연속적으로 증가하도록 경사진(tapered) 측벽을 가질 수 있다. 이러한 실시예에서, 나노구조물(55)의 각각은 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다.
도 7에서, 쉘로우 트렌치 아이솔레이션(STI) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은 기판(50), 핀(66) 및 나노구조물(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP CVD; high-density plasma CVD), 유동가능 CVD(FCVD; flowable CVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 과도한 절연 재료가 나노구조물(55)을 덮도록 절연 재료가 형성된다. 절연 재료가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀(66) 및 나노구조물(55)의 표면을 따라 형성될 수 있다. 그 후에, 상기에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 다음, 나노구조물(55) 위의 과도한 절연 재료를 제거하도록 제거 프로세스가 절연 재료에 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 나노구조물(55) 및 절연 재료의 상부 표면이 평평하도록(level) 나노구조물(55)을 노출시킨다.
그 다음, 절연 재료는 STI 영역(68)을 형성하도록 리세싱된다. 절연 재료는, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 핀(66)의 상부 부분이 이웃하는 STI 영역들(68) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(68)의 상부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은, 절연 재료의 재료에 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(66) 또는 나노구조물(55)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭함). 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 5 내지 도 7에 관련하여 상기에 기재된 프로세스는 핀(66) 및 나노구조물(55)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀(66) 및/또는 나노구조물(55)은 마스크 및 에피텍셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 트렌치에서 에피텍셜 구조물이 에피텍셜 성장될 수 있고, 에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀(66) 및/또는 나노구조물(55)을 형성하도록 유전체 층이 리세싱될 수 있다. 에피텍셜 구조물은 제1 반도체 재료 및 제2 반도체 재료와 같은, 상기에 설명된 교대하는 반도체 재료들을 포함할 수 있다. 에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 에피텍셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 없앨 수 있지만 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 제1 반도체 층(51)(및 결과적인 제1 나노구조물(52)) 및 제2 반도체 층(53)(및 결과적인 제2 나노구조물(54))은 단지 설명을 위한 목적으로 p-타입 영역(50P) 및 n-타입 영역(50N)에서 동일한 재료를 포함하는 것으로서 여기에 예시 및 설명된다. 그리하여, 일부 실시예에서, 제1 반도체 층(51) 및 제2 반도체 층(53)의 하나 또는 둘 다는 p-타입 영역(50P) 및 n-타입 영역(50N)에서 상이한 재료일 수 있거나 또는 상이한 순서로 형성될 수 있다.
또한 도 7에서, 적합한 웰(별도로 예시되지 않음)이 핀(66), 나노구조물(55) 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 타입을 갖는 실시예에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역(50N) 및 p-타입 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 불순물 주입이 p-타입 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 n-타입 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. n-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위 내의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
p-타입 영역(50P)의 주입 다음에 또는 전에, 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)가 p-타입 영역(50P) 및 n-타입 영역(50N)에서 핀(66), 나노구조물(55) 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 불순물 주입이 n-타입 영역(50N)에서 수행될 수 있고, 포토레지스트는 p 타입 불순물이 p-타입 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위 내의 농도로 영역에 주입된 붕소, 플루오르화 붕소, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입 손상을 보수하고(repair) 주입된 p 타입 및/또는 n 타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 에피텍셜 핀의 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 없앨 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 8에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조물(55) 상에 형성된다. 더미 유전체 층(70)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 퇴적될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정질 실리콘(polysilicon), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(72)은 아이솔레이션 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(74)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 단지 설명을 위한 목적으로 더미 유전체 층(70)이 핀(66) 및 나노구조물(55)만 덮는 것으로 도시되어 있음을 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(70)은, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에 연장하도록 더미 유전체 층(70)이 STI 영역(68)을 덮게 퇴적될 수 있다.
도 9a 내지 도 21c는 실시예 디바이스의 제조에 있어서 다양한 추가의 단계들을 예시한다. 도 9a 내지 도 21c는 n-타입 영역(50N)이나 p-타입 영역(50P)에서의 특징부를 예시한다. 도 9a 내지 도 9c에서, 마스크 층(74)(도 8 참조)은 마스크(78)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(78)의 패턴은, 각각 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성하도록 더미 게이트 층(72)에 그리고 더미 유전체 층(70)에 전사될 수 있다. 더미 게이트(76)는 핀(66)의 각자의 채널 영역을 덮는다. 마스크(78)의 패턴은 더미 게이트(76)의 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(76)는 또한 각자의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 10a 내지 도 10c에서, 도 9a 내지 도 9c에 예시된 구조물 위에 각각 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 그 후에 자가 정렬 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 패터닝될 것이다. 도 10a 내지 도 10c에서, 제1 스페이서 층(80)은, STI 영역(68)의 상부 표면; 핀(66), 나노구조물(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은, 제1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 갖는 재료로 형성될 수 있고, CVD, ALD 등에 의해 퇴적될 수 있다.
제1 스페이서 층(80)이 형성된 후에 그리고 제2 스페이서 층(82)을 형성하기 전에, 저농도 도핑된 소스/드레인(LDD; lightly doped source/drain) 영역(별도로 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입이 있는 실시예에서, 도 7에서 상기에 설명된 주입과 마찬가지로, p-타입 영역(50P)을 노출시키는 동안, 포토레지스트와 같은 마스크가 n-타입 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p-타입) 불순물이 p-타입 영역(50P)에서 노출된 핀(66) 및 나노구조물(55) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, n-타입 영역(50N)을 노출시키는 동안, 포토레지스트와 같은 마스크가 p-타입 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n-타입)이 n-타입 영역(50N)에서 노출된 핀(66) 및 나노구조물(55) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. N 타입 불순물은 앞서 설명된 임의의 n 타입 불순물일 수 있고, p 타입 불순물은 앞서 설명된 임의의 p 타입 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3 범위 내의 불순물 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키도록 어닐이 사용될 수 있다.
도 11a 내지 도 11c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서(81) 및 제2 스페이서(83)를 형성하도록 에칭된다. 아래에 더 상세하게 설명되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는, 후속 프로세싱 동안 핀(66) 및/또는 나노구조물(55)의 측벽을 보호하도록, 그 뿐만 아니라 후속 형성되는 소스 드레인 영역을 자가 정렬시키도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성 에칭 프로세스(예컨대, 습식 에칭 프로세스), 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 가지며, 그리하여 제1 스페이서 층(80)은 제2 스페이서 층(82)을 패터닝할 때 에칭 정지 층으로서 작용할 수 있고 제2 스페이서 층(82)은 제1 스페이서 층(80)을 패터닝할 때 마스크로서 작용할 수 있다. 예를 들어, 제2 스페이서 층(82)은 이방성 에칭 프로세스를 사용하여 에칭될 수 있으며, 제1 스페이서 층(80)은 에칭 정지 층으로서 작용하고 제2 스페이서 층(82)의 남은 부분은 도 11b에 예시된 바와 같이 제2 스페이서(83)를 형성한다. 그 후에, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로서 작용하며, 그에 의해 도 8b 및 도 8c에 예시된 바와 같이 제1 스페이서(81)를 형성한다.
도 11b에 예시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조물(55)의 측벽 상에 배치된다. 도 11c에 예시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(60)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일부가 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남을 수 있다.
상기의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 기재한 것임을 유의하여야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있거나, 상이한 시퀀스의 단계들이 이용될 수 있거나(예컨대, 제2 스페이서 층(82)을 퇴적하기 전에 제1 스페이서(18)가 패터닝될 수 있음), 추가의 스페이서가 형성 및 제거될 수 있거나, 할 수 있다. 또한, n-타입 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 12a 내지 도 12c에서, 일부 실시예에 따라, 제1 리세스(86) 및 제2 리세스(87)가 핀(66), 나노구조물(55) 및 기판(50)에 형성된다. 그 후에 에피텍셜 소스/드레인 영역이 제1 리세스(86)에 형성될 것이고, 그 후에 제1 에피텍셜 재료 및 에피텍셜 소스/드레인 영역이 제2 리세스(87)에 형성될 것이다. 제1 리세스(86) 및 제2 리세스(87)는 제1 나노구조물(52) 및 제2 나노구조물(54)을 통해 그리고 기판(50) 안으로 연장될 수 있다. 도 12b에 예시된 바와 같이, STI 영역(68)의 상부 표면은 제1 리세스(86)의 하부 표면과 평평할 수 있다. 다양한 실시예에서, 핀(66)은 제1 리세스(86)의 하부 표면이 STI 영역(68) 등의 상부 표면 아래에 배치되도록 에칭될 수 있다. 제2 리세스(87)의 하부 표면은 제1 리세스(86)의 하부 표면 및 STI 영역(68)의 상부 표면 아래에 배치될 수 있다. 제1 리세스(86) 및 제2 리세스(87)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 핀(66), 나노구조물(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)는 제1 리세스(86) 및 제2 리세스(87)를 형성하는데 사용된 에칭 프로세스 동안 핀(66), 나노구조물(55) 및 기판(50)의 일부를 마스킹한다. 나노구조물(55) 및/또는 핀(66)의 각각의 층을 에칭하도록 단일 에칭 프로세스 또는 복수의 에칭 프로세스가 사용될 수 있다. 제1 리세스(86) 및 제2 리세스(87)가 원하는 깊이에 도달한 후에 에칭을 정지하도록 시간제한(timed) 에칭 프로세스가 사용될 수 있다. 제2 리세스(87)는 제1 리세스(86)가 에칭되기 전에 또는 그 후에 제1 리세스(86)를 에칭하는데 사용된 동일 프로세스 및 추가적인 에칭 프로세스에 의해 에칭될 수 있다. 일부 실시예에서, 제1 리세스(86)에 대응하는 영역은 제2 리세스(87)에 대한 추가적인 에칭 프로세스가 수행되는 동안 마스킹될 수 있다.
도 13a 내지 도 13c에서, 제1 리세스(86) 및 제2 리세스(87)에 의해 노출된 제1 반도체 재료(예컨대, 제1 나노구조물(52))로 형성된 다층 스택(64)의 층들의 측벽의 일부는 측벽 리세스(88)를 형성하도록 에칭된다. 측벽 리세스(88)에 인접한 제1 나노구조물(52)의 측벽이 도 13c에서 직선인 것으로 예시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 나노구조물(52)이 예컨대 SiGe를 포함하고 제2 나노구조물(54)이 예컨대 Si 또는 SiC를 포함하는 실시예에서, 제1 나노구조물(52)의 측벽을 에칭하도록 TMAH(tetramethylammonium hydroxide), 수산화암모늄(NH4OH) 등을 이용한 건식 에칭 프로세스가 사용될 수 있다.
도 14a 내지 도 14d에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 13a 내지 도 13c에 예시된 구조물 위에 내부 스페이서 층(별도로 예시되지 않음)을 퇴적함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 후속 형성되는 소스/드레인 영역과 게이트 구조물 사이의 아이솔레이션 특징부로서 작용한다. 아래에 더 상세하게 설명되는 바와 같이, 소스/드레인 영역 및 에피텍셜 재료가 제1 리세스(86) 및 제2 리세스(87)에 형성될 것이며, 제1 나노구조물(52)은 대응하는 게이트 구조물로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀(conformal) 퇴적 프로세스에 의해 퇴적될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5보다 작은 k-값을 갖는 저유전상수(로우-k) 재료와 같은 임의의 적합한 재료가 이용될 수 있다. 그 다음, 내부 스페이서 층은 제1 내부 스페이서(90)를 형성하도록 이방성 에칭될 수 있다. 제1 내부 스페이서(90)의 외부 측벽이 제2 나노구조물(54)의 측벽과 동일 평면인(flush with) 것으로서 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조물(54)의 측벽을 넘어 연장될 수 있거나 또는 그로부터 리세싱될 수 있다.
또한, 제1 내부 스페이서(90)의 외부 측벽이 도 14c에서 직선인 것으로 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예로서, 도 14d는, 제1 나노구조물(52)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목하고 제1 내부 스페이서(90)가 제2 나노구조물(54)의 측벽으로부터 리세싱되는 실시예를 예시한다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는 게이트 구조물을 형성하는데 사용된 에칭 프로세스와 같은 후속 에칭 프로세스에 의해 후속 형성되는 소스/드레인 영역(예컨대, 도 15a 내지 도 15e에 관련하여 아래에 설명되는 에피텍셜 소스/드레인 영역(92))에의 손상을 막도록 사용될 수 있다.
도 15a 내지 도 15e에서, 제1 에피텍셜 재료(91)가 제2 리세스(87)에 형성되고 에피텍셜 소스/드레인 영역(92)이 제1 리세스(86) 및 제2 리세스(87)에 형성된다. 일부 실시예에서, 제1 에피텍셜 재료(91)는 희생 재료일 수 있으며, 이는 나중에 배면 비아(예컨대, 도 32a 내지 도 32c에 관련하여 아래에 설명되는 배면 비아(130))를 형성하도록 제거된다. 도 15b 내지 도 15e에 예시된 바와 같이, 제1 에피텍셜 재료(91)의 상부 표면은 제1 리세스(86)의 하부 표면과 평평할 수 있다. 그러나, 일부 실시예에서, 제1 에피텍셜 재료(91)의 상부 표면은 제1 리세스(86)의 하부 표면 위에 또는 아래에 배치될 수 있다. 제1 에피텍셜 재료(91)는 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 기상 에피텍시(VPE; vapor phase epitaxy), 분자 빔 에피텍시(MBE; molecular beam epitaxy) 등과 같은 프로세스를 사용하여 제2 리세스(87)에 에피텍셜 성장될 수 있다. 제1 에피텍셜 재료(91)는 실리콘 게르마늄 등과 같은 임의의 수락 가능한 재료를 포함할 수 있다. 제1 에피텍셜 재료(91)는 에피텍셜 소스/드레인 영역(92), 기판(50) 및 유전체 층(예컨대, 도 24a 내지 도 24c에 관련하여 아래에 설명되는 STI 영역(68) 및 제2 유전체 층(125))의 재료에 대해 높은 에칭 선택도를 갖는 재료로 형성될 수 있다. 그리하여, 에피텍셜 소스/드레인 영역(92) 및 유전체 층을 상당히 제거하지 않고서 제1 에피텍셜 재료(91)가 제거되어 배면 비아로 대체될 수 있다.
그 다음, 에피텍셜 소스/드레인 영역(92)이 제1 리세스(86) 내에 그리고 제2 리세스(87) 내의 제1 에피텍셜 재료(91) 위에 형성된다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(92)은 제2 나노구조물(54)에 응력을 가함으로써 성능을 개선할 수 있다. 도 15c에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(92)은 제1 리세스(86) 및 제2 리세스(87)에 형성되며, 그리하여 각각의 더미 게이트(76)가 에피텍셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치된다. 일부 실시예에서, 게이트 스페이서(81)는 더미 게이트(76)로부터 에피텍셜 소스/드레인 영역(92)을 분리하도록 사용되고 제1 내부 스페이서(90)는 에피텍셜 소스/드레인 영역(92)을 나노구조물(55)로부터 적합한 측방향 거리 만큼 분리하도록 사용되며, 그리하여 에피텍셜 소스/드레인 영역(92)은 결과적인 나노-FET의 후속 형성되는 게이트를 단락시키지 않는다.
n-타입 영역(50N), 예컨대 NMOS 영역에서의 에피텍셜 소스/드레인 영역(92)은 p-타입 영역(50P), 예컨대 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그러면, 에피텍셜 소스/드레인 영역(92)은 n-타입 영역(50N)에서 제1 리세스(86) 및 제2 리세스(87)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(92)은, n 타입 나노-FET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물(54)이 실리콘인 경우, 에피텍셜 소스/드레인 영역(92)은 제2 나노구조물(54)에 인장 응력을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. 에피텍셜 소스/드레인 영역(92)은 나노구조물(55)의 각자의 상부 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p-타입 영역(50P), 예컨대 PMOS 영역에서의 에피텍셜 소스/드레인 영역(92)은 n-타입 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그러면, 에피텍셜 소스/드레인 영역(92)은 p-타입 영역(50P)에서 제1 리세스(86) 및 제2 리세스(87)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(92)은, p 타입 나노-FET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조물(52)이 실리콘 게르마늄인 경우, 에피텍셜 소스/드레인 영역(92)은 제1 나노구조물(52)에 압축 응력을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. 에피텍셜 소스/드레인 영역(92)은 또한 다층 스택(56)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(92), 제1 나노구조물(52), 제2 나노구조물(54), 및/또는 기판(50)은, 저농도 도핑된 소스/드레인 영역을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(92)은 성장 동안 인시추 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피텍셜 소스/드레인 영역(92)을 형성하는데 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역(92)의 상부 표면은, 나노구조물(55)의 측벽을 넘어 외부로 측방향으로 확장하는 패싯을 갖는다. 일부 실시예에서, 도 15b에 의해 예시된 바와 같이, 이들 패싯으로 인해 동일 나노-FET의 인접한 에피텍셜 소스/드레인 영역(92)이 합쳐지게 된다. 다른 실시예에서, 도 15d에 의해 예시된 바와 같이, 인접한 에피텍셜 소스/드레인 영역(92)은 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 도 15b 및 도 15d에 예시된 실시예에서, 제1 스페이서(81)가 STI 영역(68)의 상부 표면에 형성됨으로써 에피텍셜 성장을 막을 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노구조물(55)의 측벽의 일부를 덮음으로써 에피텍셜 성장을 더 막을 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는데 사용되는 스페이서 에칭은 에피텍셜 성장된 영역이 STI 영역(68)의 표면으로 연장될 수 있게끔 스페이서 재료를 제거하도록 조정될 수 있다.
에피텍셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피텍셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 임의의 수의 반도체 재료 층이 에피텍셜 소스/드레인 영역(92)에 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)의 각각은 상이한 반도체 재료로 형성될 수 있고 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료 층(92A)은, 제2 반도체 재료 층(92B)보다는 적으며 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피텍셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시예에서, 제1 반도체 재료 층(92A)이 퇴적될 수 있고, 제1 반도체 재료 층(92A) 위에 제2 반도체 재료 층(92B)이 퇴적될 수 있고, 제2 반도체 재료 층(92B) 위에 제3 반도체 재료 층(92C)이 퇴적될 수 있다.
도 15e는, 제1 나노구조물(52)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목하고 제1 내부 스페이서(90)가 제2 나노구조물(54)의 측벽으로부터 리세싱되는 실시예를 예시한다. 도 15e에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고 제2 나노구조물(54)의 측벽을 지나 연장될 수 있다.
도 16a 내지 도 16c에서, 도 15a 내지 도 15c에 예시된 구조물 위에 제1 층간 유전체(ILD)(96)가 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(96)와 에피텍셜 소스/드레인 영역(92), 마스크(78) 및 제1 스페이서(81) 사이에 컨택 에칭 정지 층(CESL; contact etch stop layer)(94)이 배치된다. CESL(94)은, 위의 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 17a 내지 도 17c에서, 제1 ILD(96)의 상부 표면을 더미 게이트(76) 또는 마스크(78)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따르는 제1 스페이서(81)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(96)의 상부 표면은 프로세스 변동 내에서 평평하다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남아있을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크(78) 및 제1 스페이서(81)의 상부 표면과 평평하게 한다.
도 18a 내지 도 18c에서, 더미 게이트(76) 및 마스크(78)는, 만약 존재한다면, 제3 리세스(98)가 형성되도록 하나 이상의 에칭 단계에서 제거된다. 제3 리세스(98) 내의 더미 게이트 유전체(60)의 부분도 또한 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체(60)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제3 리세스(98)의 각각은 나중에 완성되는 나노-FET에서의 채널 영역으로서 작용하는 나노구조물(55)의 부분을 노출시키고 그리고/또는 위에 놓인다. 채널 영역으로서 작용하는 나노구조물(55)의 부분은 에피텍셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체(60)는 더미 게이트(76)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 게이트 유전체(60)는 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 19a 내지 도 19c에서, 제1 나노구조물(52)은 제3 리세스(98)를 연장시키며 제거된다. 제1 나노구조물(52)은 제1 나노구조물(52)의 재료에 선택적인 에천트를 사용한 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있으며, 제2 나노구조물(54), 기판(50), STI 영역(68)은 제1 나노구조물(52)에 비교하여 비교적 에칭되지 않은 채 남는다. 제1 나노구조물(52)이 예컨대 SiGe를 포함하고 제2 나노구조물(54A-54C)이 예컨대 Si 또는 SiC를 포함하는 실시예에서, 제1 나노구조물(52)을 제거하도록 TMAH, 수산화암모늄(NH4OH) 등이 사용될 수 있다.
도 20a 내지 도 20c에서, 게이트 유전체 층(100) 및 게이트 전극(102)이 대체 게이트를 위해 형성된다. 게이트 유전체 층(100)은 제3 리세스(98)에 컨포멀로 퇴적된다. 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 측벽 상에 그리고 제2 나노구조물(54)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 STI 영역(68)의 상부 표면 상에 그리고 제1 스페이서(81) 및 제1 내부 스페이서(90)의 측벽 상에 퇴적될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층(100)은 산화물, 금속 산화물 등, 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(100)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(100)은 약 7.0보다 더 큰 k 값을 가질 수 있으며, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(100)의 구조물은 n-타입 영역(50N) 및 p-타입 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층(100)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(102)이 게이트 유전체 층(100) 위에 각각 퇴적되고, 제3 리세스(98)의 남은 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속-함유 재료를 포함할 수 있다. 예를 들어, 도 17a 및 도 17c에서 단일 층 게이트 전극(102)이 예시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 게이트 전극(102)을 구성하는 임의의 조합의 층들이 n-타입 영역(50N)에서 제2 나노구조물(54)의 인접한 것들 사이에 그리고 제2 나노구조물(54A)과 기판(50) 사이에 퇴적될 수 있고, p-타입 영역(50P)에서 제1 나노구조물(52)의 인접한 것들 사이에 퇴적될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체 층(100)의 형성은, 각각의 영역에서의 게이트 유전체 층(100)이 동일 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(102)의 형성은 각각의 영역에서의 게이트 전극(102)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(100)은 게이트 유전체 층(100)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록 이산 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극(102)은 게이트 전극(102)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록 이산 프로세스에 의해 형성될 수 있다. 이산 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
제3 리세스(98)의 충전 후에, 게이트 유전체 층(100)의 과도한 부분 및 게이트 전극(102)의 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있으며, 과도한 부분은 ILD(96)의 상부 표면 위에 있는 것이다. 따라서 게이스 전극(102) 및 게이트 유전체 층(100)의 재료의 남은 부분은 결과적인 나노-FET의 대체 게이트 구조물을 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 구조물”로서 총칭될 수 있다.
도 21a 내지 도 21c에서, 게이트 구조물(게이트 유전체 층(100) 및 대응하는 위의 게이트 전극(102)을 포함함)은, 게이트 구조물 바로 위에 그리고 제1 스페이서(81)의 대향 부분 사이에 리세스가 형성되도록 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 채워지며, 그 다음에 제1 ILD(96) 위에 연장되는 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 후속 형성되는 게이트 콘택(예컨대, 도 20a 내지 도 20c에 관련하여 아래에 설명되는 게이트 콘택(114))은 리세싱된 게이트 전극(102)의 상부 표면에 접촉하도록 게이트 마스크(104)를 통해 관통한다.
도 21a 내지 도 21c에 더 예시된 바와 같이, 제2 ILD(106)가 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 22a 내지 도 22c에서, 제2 ILD(106), 제1 ILD(96), CESL(94) 및 게이트 마스크(104)는 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물의 표면을 노출시키며 제4 리세스(108)를 형성하도록 에칭된다. 제4 리세스(108)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용한 에칭에 의해 형성될 수 있다. 일부 실시예에서, 제4 리세스(108)는, 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고, 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 통해 에칭될 수 있고, 그 다음 제3 에칭 프로세스를 사용하여 CESL(94)를 통해 에칭될 수 있다. 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 일부를 마스킹하도록 포토레지스트와 같은 마스크가 제2 ILD(106) 위에 형성되어 패터닝될 수 있다. 일부 실시예에서, 에칭 프로세스는 오버에칭일 수 있으며, 따라서 제4 리세스(108)가 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물 안으로 연장되고, 제4 리세스(108)의 하부는 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물과 평평하거나(예컨대, 동일 높이에 있거나, 기판(50)으로부터 동일 거리를 가짐) 그보다 더 낮을 수(예컨대, 기판(50)에 더 가까움) 있다. 도 23c는 동일 단면으로 에피텍셜 소스/드레인 영역(92) 및 게이트 구조물을 노출시키는 것으로서 제4 리세스(108)를 예시하고 있지만, 다양한 실시예에서, 에피텍셜 소스/드레인 영역(92) 및 게이트 구조물은 상이한 단면으로 노출될 수 있으며, 그리하여 후속 형성되는 콘택을 단락시킬 우려를 감소시킬 수 있다.
제4 리세스(108)가 형성된 후에, 제1 실리사이드 영역(110)이 에피텍셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시예에서, 제1 실리사이드 영역(110)은, 에피텍셜 소스/드레인 영역(92)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 희금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같은 실리사이드 또는 저마나이드(germanide) 영역을 형성하도록, 아래의 에피텍셜 소스/드레인 영역(92)의 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응할 수 있는 금속(별도로 예시되지 않음)을 먼저 퇴적한 다음, 제1 실리사이드 영역(110)을 형성하도록 열 어닐 프로세스를 수행함으로써, 형성된다. 그 다음, 퇴적된 금속의 반응되지 않은 부분은 예컨대 에칭 프로세스에 의해 제거된다. 제1 실리사이드 영역(110)은 실리사이드 영역으로 지칭되지만, 제1 실리사이드 영역(110)은 또한 저마나이드 영역, 또는 실리콘 저마나이드 영역(예컨대, 실리사이드 및 저마나이드를 포함하는 영역)일 수 있다. 실시예에서, 제1 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범위 내의 두께를 갖는다.
도 23a 내지 도 23c에서, 소스/드레인 콘택(112) 및 게이트 콘택(114)(콘택 플러그로도 지칭됨)이 제4 리세스(108)에 형성된다. 소스/드레인 콘택(112) 및 게이트 콘택(114)은 각각 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 콘택(112) 및 게이트 콘택(114)은 각각 배리어 층 및 전도성 재료를 포함하고, 각각 아래의 전도성 특징부(예컨대, 게이트 전극(102) 및/또는 제1 실리사이드 영역(110))에 전기적으로 커플링된다. 게이트 콘택(114)은 게이트 전극(102)에 전기적으로 커플링되고, 소스/드레인 콘택(112)은 제1 실리사이드 영역(110)에 전기적으로 커플링된다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 에피텍셜 소스/드레인 영역(92), 제2 나노구조물(54) 및 게이트 구조물(게이트 유전체 층(100) 및 게이트 전극(102)을 포함함)은 집합적으로 트랜지스터 구조물(109)로 총칭될 수 있다. 트랜지스터 구조물(109)은 디바이스 층에 형성될 수 있으며, 제1 상호접속 구조물(예컨대, 도 24a 내지 도 24c에 관련하여 아래에 설명되는 전면 상호접속 구조물(120))이 그의 전면 위에 형성되고 제2 상호접속 구조물(예컨대, 도 34a 내지 도 34c에 관련하여 아래에 설명되는 배면 상호접속 구조물(136))이 그의 배면 위에 형성된다. 디바이스 층이 나노-FET을 갖는 것으로 기재되어 있지만, 다른 실시예는 상이한 유형의 트랜지스터(예컨대, 평면형 FET, finFET, 박막 트랜지스터(TFT) 등)를 갖는 디바이스 층을 포함할 수 있다.
도 23a 내지 도 23c는 에피텍셜 소스/드레인 영역(92)의 각각으로 연장된 소스/드레인 콘택(112)을 예시하지만, 소스/드레인 콘택(112)은 에피텍셜 소스/드레인 영역(92) 중 특정한 것으로부터 생략될 수 있다. 예를 들어, 아래에 보다 상세하게 설명되는 바와 같이, 에피텍셜 소스/드레인 영역(92) 중 하나 이상의 배면을 통해 전도성 특징부(예컨대, 배면 비아 또는 파워 레일)이 그 후에 부착될 수 있다. 이들 특정 에피텍셜 소스/드레인 영역(92)에 대하여, 소스/드레인 콘택(112)은 생략될 수 있거나 또는 임의의 위의 전도성 라인(예컨대, 도 24a 내지 도 24c에 관련하여 아래에 설명되는 제1 전도성 특징부(122))에 전기적으로 접속되지 않는 더미 콘택일 수 있다.
도 24a 내지 도 34c는 트랜지스터 구조물(109) 상에 전면 상호접속 구조물 및 배면 상호접속 구조물을 형성하는 중간 단계들을 예시한다. 전면 상호접속 구조물 및 배면 상호접속 구조물은 기판(50) 상에 형성된 나노-FET에 전기적으로 접속되는 전도성 특징부를 각각 포함할 수 있다. 도 24a 내지 도 34c에 기재된 프로세스 단계들은 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에 적용될 수 있다. 상기 언급한 바와 같이, 배면 전도성 특징부(예컨대, 배면 비아 또는 파워 레일)는 에피텍셜 소스/드레인 영역(92) 중 하나 이상에 접속될 수 있다. 그리하여, 소스/드레인 콘택(112)은 에피텍셜 소스/드레인 영역(92)으로부터 선택적으로 생략될 수 있다.
도 24a 내지 도 24c에서, 전면 상호접속 구조물(120)이 제2 ILD(106) 상에 형성된다. 전면 상호접속 구조물(120)은 전면 상호접속 구조물로서 지칭될 수 있는데, 이는 트랜지스터 구조물(109)의 전면(예컨대, 활성 디바이스가 형성되는 트랜지스터 구조물(109)의 면) 상에 형성되기 때문이다.
전면 상호접속 구조물(120)은 하나 이상의 적층형 제1 유전체 층(124)에 형성된 제1 전도성 특징부(122)의 하나 이상의 층을 포함할 수 있다. 적층형 제1 유전체 층(124)의 각각은 로우-k 유전체 재료, ELK(extra low-k) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 제1 유전체 층(124)은 CVD, ALD, PVD, PECVD 등과 같은 적합한 프로세스를 사용하여 퇴적될 수 있다.
제1 전도성 특징부(122)는 전도성 라인 및 전도성 라인의 층들을 상호접속시키는 전도성 비아를 포함할 수 있다. 전도성 비아는 전도성 라인의 층들 사이에 수직 접속을 제공하도록 제1 유전체 층(124)의 각자의 층을 통해 연장될 수 있다. 제1 전도성 특징부(122)는 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은 임의의 수락가능한 프로세스를 통해 형성될 수 있다.
일부 실시예에서, 제1 전도성 특징부(122)는, 제1 전도성 특징부(122)의 원하는 패턴에 대응하는 트렌치를 형성하도록 포토리소그래피 및 에칭 기술의 조합을 이용하여 각자의 제1 유전체 층(124)이 패터닝되는 다마신 프로세스를 사용하여 형성될 수 있다. 선택적인 확산 배리어 및/또는 선택적인 접착 층이 퇴적될 수 있고 그 다음 트렌치가 전도성 재료로 채워질 수 있다. 배리어 층에 대한 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 티타늄 산화물, 이들의 조합 등을 포함하고, 전도성 재료에 대한 적합한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 실시예에서, 제1 전도성 특징부(122)는, 구리 또는 구리 합금의 시드 층을 퇴적하고 전기도금에 의해 트렌치를 채움으로써 형성될 수 있다. 각자의 제1 유전체 층(124)의 표면으로부터 과도한 전도성 재료를 제거하고 후속 프로세싱을 위해 제1 유전체 층(124) 및 제1 전도성 특징부(122)의 표면을 평탄화하도록 화학 기계적 평탄화(CMP) 프로세스 등이 사용될 수 있다.
도 24a 내지 도 24c는 전면 상호접속 구조물(120)에서의 제1 전도성 특징부(122) 및 제1 유전체 층(124)의 5개 층들을 예시한다. 그러나, 전면 상호접속 구조물(120)은 임의의 수의 제1 유전체 층(124)에 배치된 임의의 수의 제1 전도성 특징부(122)를 포함할 수 있다는 것을 알아야 한다. 전면 상호접속 구조물(120)은 기능 회로를 형성하도록 게이트 콘택(114) 및 소스/드레인 콘택(112)에 전기적으로 접속될 수 있다. 일부 실시예에서, 전면 상호접속 구조물(120)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 이미지 센서 회로 등을 포함할 수 있다.
도 25a 내지 도 25c에서, 캐리어 기판(150)(캐리어로도 지칭될 수 있음)이 제1 본딩 층(152A) 및 제2 본딩 층(152B)(집합적으로 본딩 층(152)으로 총칭됨)에 의해 전면 상호접속 구조물(120)의 상부 표면에 본딩된다. 캐리어 기판(150)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예컨대, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(150)은 후속 프로세싱 단계 동안 그리고 완성된 디바이스에서 구조적 지지를 제공할 수 있다.
다양한 실시예에서, 캐리어 기판(150)은 유전체-유전체 본딩 등과 같은 적합한 기술을 사용하여 전면 상호접속 구조물(120)에 본딩될 수 있다. 유전체-유전체 본딩은 전면 상호접속 구조물(120) 상에 제1 본딩 층(152A)을 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 제1 본딩 층(152A)은 CVD, ALD, PVD 등에 의해 퇴적되는 실리콘 산화물(예컨대, 고밀도 플라즈마(HDP; high density plasma) 산화물 등)을 포함한다. 제2 본딩 층(152B)은 마찬가지로, 예를 들어 CVD, ALD, PVD, 열 산화 등을 사용한 본딩 전에 캐리어 기판(150)의 표면 상에 형성되는 산화물 층일 수 있다. 제1 본딩 층(152A) 및 제2 본딩 층(152B)에 대하여 다른 적합한 재료가 사용될 수 있다.
유전체-유전체 본딩 프로세스는 제1 본딩 층(152A) 및 제2 본딩 층(152B) 중 하나 이상에 대해 표면 트리트먼트(surface treatment)를 적용하는 것을 더 포함할 수 있다. 표면 트리트먼트는 플라즈마 트리트먼트를 포함할 수 있다. 플라즈마 트리트먼트는 진공 환경에서 수행될 수 있다. 플라즈마 트리트먼트 후에, 표면 트리트먼트는 본딩 층(152) 중의 하나 이상에 적용될 수 있는 세척 프로세스(예컨대, 탈이온수 등으로 린스)를 더 포함할 수 있다. 그 다음, 캐리어 기판(150)은 전면 상호접속 구조물(120)과 정렬되고, 둘은 전면 상호접속 구조물(120)에의 캐리어 기판(150)의 사전본딩을 개시하도록 서로에 대해 가압된다.
도 25a 내지 도 25c에서 또한, 캐리어 기판(150)이 전면 상호접속 구조물(120)에 본딩된 후에, 디바이스는 트랜지스터 구조물(109)의 배면이 위를 향하도록 플립될 수 있다. 트랜지스터 구조물(109)의 배면은, 활성 디바이스가 형성되는 트랜지스터 구조물(109)의 전면의 반대편인 면을 지칭할 수 있다. 도 3의 기판(50B)과 동일한 기판(50)의 세부 구조물이 비한정적인 예로서 도 25a 내지 도 25c에 예시되어 있음을 유의하자. 당해 기술 분야에서의 숙련자는 기판(50)의 다른 실시예(예컨대, 50A, 50C)도 또한 사용될 수 있다는 것을 용이하게 알 것이다.
도 26a 내지 도 26c에서, 캐리어 기판(150)으로부터 먼 기판(50)의 부분, 예컨대 기판(11)(예컨대, 실리콘 기판), 확산 배리어 층(13) 및 캡핑 층(15)은 기판(11), 확산 배리어 층(13) 및 캡핑 층(15)의 재료에 선택적인 에천트를 사용한 에칭 프로세스에 의해 선택적으로 제거된다. 예를 들어, 에천트로서 불산(HF), 질산(HNO3), 아세트산(CH3COOH), 및 TMAH의 혼합물을 사용하는 에칭 프로세스 및 기계적 웨이퍼 박형화 프로세스의 조합이, 기판(11), 확산 배리어 층(13) 및 캡핑 층(15)을 선택적으로 제거하도록 그리고 에칭 정지 층(17)을 노출시키도록 수행될 수 있다.
도 27a 내지 도 27c에서, 에칭 정지 층(17)은 에칭 정지 층(17)의 재료에 선택적인 에천트를 사용한 에칭 프로세스에 의해 선택적으로 제거된다. 예를 들어, 실리콘 게르마늄을 포함한 에칭 정지 층(17)(예컨대, SiGe:B)에 대하여, 불산(HF), 과산화수소(H2O2) 및 아세트산(CH3COOH)의 혼합물을 사용하는 에칭 프로세스가 에칭 정지 층(17)을 선택적으로 제거하도록 수행될 수 있다. 에칭 정지 층(17)의 선택적 에칭 후에, 캡핑 층(19)이 노출된다.
도 28a 내지 도 28c에서, 캡핑 층(19) 및 확산 배리어 층(21)을 제거하도록 CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스 후에 반도체 층(23)이 노출된다. 도 25a 내지 도 28c에 도시된 프로세싱 단계들은 디바이스 층(반도체 층(23) 및 그 위에 형성된 트랜지스터와 같은 전기적 컴포넌트를 포함함) 및 전면 상호접속 구조물(120)의, 캐리어 기판(150)에의 트랜스퍼를 예시한다.
도 25a 내지 도 28c의 프로세싱 단계에서 기판(50B)이 예로서 사용된 것을 유의하자. 당해 기술 분야에서의 통상의 지식을 가진 자가 본 개시를 읽는다면 다른 유형의 기판(예컨대, 50A 및 50C)에 대하여 프로세싱 단계를 적응시킬 수 있을 것이다. 예를 들어, 기판(50)이 도 4의 기판(50C)의 구조를 갖는 예를 고려하자. 구체적으로, 에칭 정지 층(17/29) 및 캡핑 층(19/31)이 붕소로 도핑된 실리콘(Si:B)이고, 미도핑 반도체 층(25)이 미도핑 에피텍셜 실리콘인 예를 고려하자. 다음의 프로세싱 단계는 디바이스 층 및 전면 상호접속 구조물(120)을 캐리어 기판(150)으로 트랜스퍼하도록 이어질 수 있다: 캐리어 기판(150)으로부터 먼 기판(11)의 제1 부분이 그라인딩 프로세스에 의해 제거될 수 있다. 다음으로, 그라인딩 프로세스 후에 노출된 기판(11)의 제2 부분이 불산(HF), 질산(HNO3) 및 아세트산(CH3COOH)의 혼합물을 사용한 에칭에 의해 제거될 수 있다. 다음으로, TMAH를 사용한 에칭 프로세스가 기판(11)의 남은 부분 및 확산 배리어 층(13)을 선택적으로 제거하도록 수행된다. 다음으로, 불산(HF), 과산화수소(H2O2) 및 아세트산(CH3COOH)의 혼합물을 사용한 에칭 프로세스가 에칭 정지 층(17) 및 캡핑 층(19)을 선택적으로 제거하도록 수행된다. 다음으로, TMAH를 사용한 에칭 프로세스가 확산 배리어 층(21), 미도핑 반도체 층(25) 및 확산 배리어 층(27)을 선택적으로 제거하도록 수행된다. 다음으로, 불산(HF), 과산화수소(H2O2) 및 아세트산(CH3COOH)의 혼합물을 사용한 에칭 프로세스가 에칭 정지 층(29) 및 캡핑 층(31)을 선택적으로 제거하도록 수행된다. 다음에 확산 배리어 층(33)을 제거하도록 그리고 반도체 층(23)을 노출시키도록 CMP 프로세스가 수행될 수 있다.
도 29a 내지 도 29c에서, 기판(50)의 반도체 층(23)에 대해 박형화 프로세스가 적용될 수 있다. 박형화 프로세스는 평탄화 프로세스(예컨대, CMP), 에칭백 프로세스, 이들의 조합 등을 포함할 수 있다. 박형화 프로세스는 전면 상호접속 구조물(120)의 반대편인 제1 에피텍셜 재료(91)의 표면을 노출시킬 수 있다. 또한, 박형화 프로세스 후에 기판(50)의 반도체 층(23)의 일부가 게이트 구조물(예컨대, 게이트 전극(102) 및 게이트 유전체 층(100)) 및 나노구조물(55) 위에 남을 수 있다. 도 29a 내지 도 29c에 예시된 바와 같이, 기판(50), 제1 에피텍셜 재료(91), STI 영역(68) 및 핀(66)의 배면은 박형화 프로세스 후에 서로 평평할 수 있다.
도 30a 내지 도 30c에서, 핀(66) 및 기판(50)의 남은 부부이 제거되고 제2 유전체 층(125)으로 대체된다. 핀(66) 및 기판(50)은 등방성 에칭 프로세스(예컨대, 습식 에칭 프로세스), 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 에칭 프로세스는 핀(66) 및 기판(50)의 재료에 대해 선택적인 것일 수 있다(예컨대, STI 영역(68), 게이트 유전체 층(100), 에피텍셜 소스/드레인 영역(92), 및 제1 에피텍셜 재료(91)의 재료보다 빠른 속도로 핀(66) 및 기판(50)의 재료를 에칭함). 핀(66) 및 기판(50)을 에칭한 후에, STI 영역(68), 게이트 유전체 층(100), 에피텍셜 소스/드레인 영역(92) 및 제1 에피텍셜 재료(91)의 표면이 노출될 수 있다.
그 다음, 핀(66) 및 기판(50)을 제거함으로써 형성된 리세스에 트랜지스터 구조물(109)의 배면 상에 제2 유전체 층(125)이 퇴적된다. 제2 유전체 층(125)은 STI 영역(68), 게이트 유전체 층(100) 및 에피텍셜 소스/드레인 영역(92) 위에 퇴적될 수 있다. 제2 유전체 층(125)은, STI 영역(68), 게이트 유전체 층(100), 에피텍셜 소스/드레인 영역(92) 및 제1 에피텍셜 재료(91)의 표면에 물리적으로 접촉할 수 있다. 제2 유전체 층(125)은 도 21a 내지 도 21c에 관련하여 상기에 기재된 제2 ILD(106)와 실질적으로 유사할 수 있다. 예를 들어, 제2 유전체 층(125)은 제2 ILD(106)와 비슷한 재료로 그리고 비슷한 프로세스를 사용하여 형성될 수 있다. 도 30a 내지 도 30c에 예시된 바와 같이, 제2 유전체 층(125)의 재료를 제거하도록 CMP 프로세스 등이 사용될 수 있으며, 그리하여 제2 유전체 층(125)의 상부 표면은 STI 영역(68) 및 제1 에피텍셜 재료(91)의 상부 표면과 평평하다.
도 31a 내지 도 31c에서, 제5 리세스(128)를 형성하도록 제1 에피텍셜 재료(91)가 제거되고, 제2 실리사이드 영역(129)이 제5 리세스(128)에 형성된다. 제1 에피텍셜 재료(91)는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스일 수 있는 적합한 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 제1 에피텍셜 재료(91)의 재료에 대해 높은 에칭 선택도를 가질 수 있다. 그리하여, 제1 에피텍셜 재료(91)는, 제2 유전체 층(125), STI 영역(68) 또는 에피텍셜 소스/드레인 영역(92)의 재료를 상당히 제거하지 않고서 제거될 수 있다. 제5 리세스(128)는 STI 영역(68)의 측벽, 에피텍셜 소스/드레인 영역(92)의 배면 표면, 및 제2 유전체 층(125)의 측벽을 노출시킬 수 있다.
그 다음, 제2 실리사이드 영역(129)이 에피텍셜 소스/드레인 영역(92)의 배면 상의 제5 리세스(128)에 형성될 수 있다. 제2 실리사이드 영역(129)은 도 22a 내지 도 22c에 관련하여 상기에 기재된 제1 실리사이드 영역(110)과 유사할 수 있다. 예를 들어, 제2 실리사이드 영역(129)은 제1 실리사이드 영역(110)과 비슷한 재료로 그리고 비슷한 프로세스를 사용하여 형성될 수 있다.
도 32a 내지 도 32c에서, 배면 비아(130)가 제5 리세스(128)에 형성된다. 배면 비아(130)는 제2 유전체 층(125) 및 STI 영역(68)을 통해 연장될 수 있고, 제2 실리사이드 영역(129)을 통해 에피텍셜 소스/드레인 영역(92)에 전기적으로 커플링될 수 있다. 배면 비아(130)는 도 23a 내지 도 23c에 관련하여 상기에 기재된 소스/드레인 콘택(112)과 유사할 수 있다. 예를 들어, 배면 비아(130)는 소스/드레인 콘택(112)과 비슷한 재료로 그리고 비슷한 프로세스를 사용하여 형성될 수 있다.
도 33a 내지 도 33d에서, 전도성 라인(134) 및 제3 유전체 층(132)이 제2 유전체 층(125), STI 영역(68) 및 배면 비아(130) 위에 형성된다. 제3 유전체 층(132)은 제2 유전체 층(125)과 유사할 수 있다. 예를 들어, 제3 유전체 층(132)은 제2 유전체 층(125)과 비슷한 재료로 그리고 비슷한 프로세스를 사용하여 형성될 수 있다.
전도성 라인(134)이 제3 유전체 층(132)에 형성된다. 전도성 라인(134)을 형성하는 것은, 예를 들어 포토리소그래피 및 에칭 프로세스의 조합을 사용하여 제3 유전체 층(132)에 리세스를 패터닝하는 것을 포함할 수 있다. 제3 유전체 층(132)에서의 리세스의 패턴은 전도성 라인(134)의 패턴에 대응할 수 있다. 그 다음, 리세스에 전도성 재료를 퇴적함으로써 전도성 라인(134)이 형성된다. 일부 실시예에서, 전도성 라인(134)은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함한 복합 층일 수 있는 금속 층을 포함한다. 일부 실시예에서, 전도성 라인(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈럼, 루데늄 등을 포함한다. 전도성 재료로 리세스를 채우기 전에 선택적인 확산 배리어 및/또는 선택적인 접착 층이 퇴적될 수 있다. 배리어 층/접착 층에 대한 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 티타늄 산화물 등을 포함한다. 전도성 라인(134)은 예를 들어, CVD, ALD, PVD, 도금 등을 사용하여 형성될 수 있다. 전도성 라인(134)은 배면 비아(130) 및 제2 실리사이드 영역(129)을 통해 에피텍셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링된다. 제3 유전체 층(132) 위에 형성된 전도성 라인(134)의 과도한 부분을 제거하도록 평탄화 프로세스(예컨대, CMP, 그라인딩, 에칭백 등)가 수행될 수 있다.
일부 실시예에서, 전도성 라인(134)은, 에피텍셜 소스/드레인 영역(92)을 기준 전압, 공급 전압 등에 전기적으로 접속시키는 전도성 라인인 파워 레일이다. 파워 레일을 반도체 다이의 전면 상이 아니라 결과적인 반도체 다이의 배면 상에 배치함으로써, 이점이 달성될 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 전면 상호접속 구조물(120)의 상호접속 밀도가 증가될 수 있다. 또한, 반도체 다이의 배면은 더 넓은 파워 레일을 수용할 수 있으며, 저항을 감소시키고 나노-FET에의 전력 전달의 효율을 증가시킬 수 있다. 예를 들어, 전도성 라인(134)의 폭은 전면 상호접속 구조물(120)의 제1 레벨 전도성 라인(예컨대, 제1 전도성 특징부(122))의 폭의 적어도 2배일 수 있다.
도 33d는, 배면 비아(130)가 전기적으로 커플링되어 있는 에피텍셜 소스/드레인 영역(92)이, 배면 비아(130)에 전기적으로 커플링되지 않은 에피텍셜 소스/드레인 영역(92)보다 더 큰 높이를 갖는 실시예를 예시한다. 에피텍셜 소스/드레인 영역(92)의 높이는, 제1 리세스(86) 및 제2 리세스(87)의 깊이를 제어하고 그리고/또는 제1 에피텍셜 재료(91)의 두께를 제어함으로써 선택될 수 있다. 배면 비아(130)에 전기적으로 커플링되지 않은 에피텍셜 소스/드레인 영역(92)을, 배면 비아(130)에 전기적으로 커플링되는 에피텍셜 소스/드레인 영역(92)보다 낮은 높이를 갖게 형성한 결과, 배면 비아(130)에 전기적으로 커플링되지 않은 에피텍셜 소스/드레인 영역(92)은 전도성 라인(134)으로부터 제2 유전체 층(125)의 더 큰 두께 만큼 분리되게 된다. 이는 배면 비아(130)에 전기적으로 커플링되지 않은 에피텍셜 소스/드레인 영역(92)의, 전도성 라인(134)으로부터의 보다 양호한 격리를 제공하며, 디바이스 성능을 개선한다.
도 34a 내지 도 34c에서, 제3 유전체 층(132) 및 전도성 라인(134) 위에 배면 상호접속 구조물(136)의 남은 부분이 형성된다. 배면 상호접속 구조물(136)은, 트랜지스터 구조물(109)의 배면(예컨대, 활성 디바이스가 형성되는 트랜지스터 구조물(109)의 면에 반대편인 트랜지스터 구조물(109)의 면) 상에 형성되기 때문에 배면 상호접속 구조물로서 지칭될 수 있다. 배면 상호접속 구조물(136)은 제2 유전체 층(125), 제3 유전체 층(132), 배면 비아(130), 및 전도성 라인(134)을 포함할 수 있다. 배면 상호접속 구조물(136)은 제4 유전체 층(138A-138F)(집합적으로 제4 유전체 층(138)으로 총칭됨)에 형성된 전도성 라인(140A-140C)(집합적으로 전도성 라인(140)으로 총칭됨) 및 전도성 비아(139A-139C)(집합적으로 전도성 비아(139)로 총칭됨)를 더 포함할 수 있다. 전도성 비아(139)는 전도성 라인(140)의 층들 사이에 수직 접속을 제공하도록 제4 유전체 층(138)의 각자의 층을 통해 연장될 수 있다. 배면 상호접속 구조물(136)의 전도성 라인(140), 전도성 비아(139), 및 제4 유전체 층(138)은 전면 상호접속 구조물(120)에서의 대응하는 구조물과 동일하거나 유사한 프로세스 및 재료(들)를 사용하여 형성될 수 있고, 따라서 세부사항은 반복되지 않는다. 도 34a 내지 도 34c에 예시된 제4 유전체 층(138)의 개수는 비한정적인 예이고, 임의의 적합한 수의 제4 유전체 층(138)이 배면 상호접속 구조물(136)에 사용될 수 있다.
계속해서 도 34a 내지 도 34c를 참조하면, 패시베이션 층(144), UBM(under-bump metallurgy structures)(146), 및 외부 커넥터(148)가 배면 상호접속 구조물(136) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, BCB 등과 같은 폴리머를 포함할 수 있다. 대안으로서, 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물 등과 같은 비-유기 유전체 재료를 포함할 수 있다. 패시베이션 층(144)은 예를 들어 CVD, PVD, ALD 등에 의해 퇴적될 수 있다.
UBM(146)은 패시베이션 층(144)을 통해 배면 상호접속 구조물(136)에서의 전도성 라인(140)으로 형성되고, 외부 커넥터(148)가 UBM(146) 상에 형성된다. UBM(146)은 구리, 니켈, 금 등의 하나 이상의 층을 포함할 수 있으며, 이들은 도금 프로세스 등에 의해 형성된다. 외부 커넥터(148)(예컨대, 솔더 볼)는 UBM(146) 상에 형성된다. 외부 커넥터(148)의 형성은, UBM(146)의 노출된 부분 상에 솔더 볼을 배치하고 솔더 볼을 리플로우하는 것을 포함할 수 있다. 일부 실시예에서, 외부 커넥터(148)의 형성은, 최상부 전도성 라인(140C) 위에 솔더 영역을 형성하도록 도금 단계를 수행한 다음, 솔더 영역을 리플로우하는 것을 포함한다. UBM(146) 및 외부 커넥터(148)는 다른 디바이스 다이, 재배선 구조물, 인쇄 회로 보드(PCB; printed circuit board), 마더보드 등과 같은 다른 전기적 컴포넌트에의 입력/출력 접속을 제공하도록 사용될 수 있다. UBM(146) 및 외부 커넥터(148)는 또한 배면 입력/출력 패드로도 지칭될 수 있으며, 이는 상기에 기재된 나노-FET에 신호, 공급 전압 및/또는 접지 접속을 제공할 수 있다.
도 35, 도 36a, 도 36b, 및 도 37은 실시예에 따른 다양한 제조 단계에서의 반도체 패키지의 단면도들을 예시한다. 도 35, 도 36a, 도 36b, 및 도 37은 에칭 정지 층 및 확산 배리어 층을 갖는 기판을 사용하여 웨이퍼(218)에의 반도체 다이(216)의 트랜스퍼를 예시한다. 웨이퍼(218)는 워크피스로도 지칭될 수 있다. 용어 워크피스는 예컨대 웨이퍼, 캐리어 기판 등을 지칭하도록 여기에서 일반 용어로서 사용될 수 있다.
도 35를 참조하면, 기판(202)은 웨이퍼(218)에 본딩된다. 기판(202)은 도 3의 기판(50B)과 유사하다. 기판(202)은 희생 기판(203), 에칭 정지 층(207), 에칭 정지 층(207)의 상부 표면 및 하부 표면에서의 확산 배리어 층(205 및 209), 및 반도체 층(211)을 포함한다. 희생 기판(203), 에칭 정지 층(207), 확산 배리어 층(205 및 209), 및 반도체 층(211)은 각각 도 3의 희생 층(11), 에칭 정지 층(17), 확산 배리어 층(13 및 21), 및 반도체 층(23)에 대응한다. 예의 실시예에서, 희생 기판(203)은 실리콘 기판이고, 에칭 정지 층(207)은 붕소에 의해 도핑된 실리콘 층(예컨대, Si:B) 또는 붕소에 의해 도핑된 실리콘 게르마늄 층(예컨대, SiGe:B)이고, 확산 배리어 층(205 및 209)은 실리콘 및 산소-삽입된 부분 단층의 교대하는 층들을 포함한 층 스택이고, 반도체 층(211)은 실리콘 층이다.
도 35에 예시된 바와 같이, 반도체 다이(216)가 반도체 층(211)에/상에 형성된다. 반도체 다이(216)는 그의 전면에 형성된 다이 커넥터(215)를 가지며, 다이 커넥터(215) 주위에 패시베이션 층(213)을 갖는다. 웨이퍼(218)는 기판(221), 전도성 패드(219), 및 전도성 패드(219) 주위의 기판(221)의 상부 표면 위의 패시베이션 층(217)을 포함한다. 웨이퍼(218)는 전도성 패드(219)에 전기적으로 커플링되는 전도성 라인 및 비아를 가질 수 있다. 도 35의 예에서, 기판(202)은 하이브리드 본딩을 통해 웨이퍼(218)에 본딩되지만, 마이크로범프를 사용한 본딩과 같은 임의의 다른 적합한 본딩 기술도 또한 사용될 수 있다.
도 36a에서, 기판(202)은 예컨대 에칭, 그라인딩, 이들의 조합 등을 사용하여 배면으로부터 박형화된다. 배면 박형화 프로세스는 도 25a 내지 도 28c에 관련하여 상기에 설명된 바와 동일하거나 유사한 프로세싱 단계를 포함할 수 있으며, 따라서 세부사항이 반복되지 않는다. 배면 박형화 프로세스 후에, 희생 기판(203), 에칭 정지 층(207) 및 확산 배리어 층(205 및 209)이 제거되고, 반도체 다이(216)는 웨이퍼(218)에 본딩된 채 남는다. 반도체 다이(216)의 두께(T3)는 일부 실시예에서 약 100 nm 미만이다. 반도체 다이(216)의 이러한 작은 두께(예컨대, < 100nm)는 에칭 정지 층(207) 및 확산 배리어 층(205/209)을 갖는 기판(202)을 사용함으로써 달성된다. 상기에 설명된 바와 같이, 작은 두께의 이점은 반도체 다이(216)에 대한 감소된 TTV(total thickness variation)(예컨대, 더 평평해진 상부 표면)이며, 이는 도 37에 관련하여 아래에 설명되는 바와 같이 반도체 다이의 추가적인 층이 반도체 다이(216) 위에 적층될 때 다이 적층을 용이하게 한다.
도 36a의 예에서, 웨이퍼(218)로 트랜스퍼된 반도체 다이(216)는 반도체 층(211)과 같은 단일 층 기판을 가지며, 이는 감소된 TTV를 갖는 얇은 층이다(예컨대, ≤ 100 nm). 도 36b에 예시된 바와 같은 일부 실시예에서, 기판(202)은 기판(212) 상에 형성된 반도체 층(211)(예컨대, 감소된 TTV 및 100 nm 미만의 두께를 갖는 얇은 층)을 포함한 기판 구조물과 같은 적층형 또는 다층 기판 구조물을 갖는 반도체 다이(216)를 트랜스퍼하는데 사용될 수 있으며, 기판(212)은 반도체 층(211)보다 더 두꺼울 수 있다. 당해 기술 분야에서의 숙련자라면, 감소된 TTV를 갖는 얇은 반도체 층(211)을 갖는 다이를 웨이퍼(218)로 트랜스퍼하는 것과 연관된 이점, 예컨대 3DIC 패키지를 형성하는 것에 대한 이점이, 도 36a 및 도 36b에 예시된 다이 구조물 둘 다에 적용된다는 것을 용이하게 알 것이다.
도 37에서, 유전체 재료(223)(예컨대, 몰딩 재료 또는 갭 충전 산화물)가 반도체 다이(216) 주위의 웨이퍼(218)의 상부 표면 위에 형성된다. 반도체 다이(216)의 상부 표면으로부터 유전체 재료(223)의 과도한 부분을 제거하도록 그리고 반도체 다이(216)와 유전체 재료(223) 사이의 공면인 상부 표면을 달성하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 따라서 도 35, 도 36a, 도 36b 및 도 37은, 웨이퍼에 반도체 다이를 본딩하고 배면 박형화 프로세스를 수행함으로써 3DIC 패키지를 형성하기 위한 프로세싱 단계들을 예시하며, 여기에서 에칭 정지 층 및 확산 배리어 층을 갖는 실시예 기판에 의해 배면 박형화 프로세스가 용이해진다. 도 35 내지 도 37의 프로세싱 단계들은 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있듯이 도 37의 구조물에 반도체 다이의 추가적인 층들을 부착시키도록 반복될 수 있다.
도 38, 도 39a, 도 39b, 도 40 및 도 41은 실시예에 따른 다양한 제조 단계에서의 반도체 패키지의 단면도들을 예시한다. 도 38, 도 39a, 도 39b, 도 40 및 도 41은 웨이퍼-웨이퍼 본딩 및 배면 박형화에 의해 3DIC 패키지를 형성하기 위한 프로세싱 단계들을 예시하며, 여기에서 에칭 정지 층 및 확산 배리어 층을 갖는 다양한 실시예 기판에 의해 배면 박형화 프로세스가 용이해진다.
도 38에서, 웨이퍼(230A)가 웨이퍼(218)에 본딩된다. 웨이퍼(218)는 도 35의 웨이퍼(218)와 동일하거나 유사하다. 웨이퍼(230A)는 희생 기판(231), 에칭 정지 층(235), 확산 배리어 층(233/237) 및 반도체 층(239)을 포함한다. 희생 기판(231), 에칭 정지 층(235), 확산 배리어 층(233/237) 및 반도체 층(239)은 각각 도 3의 희생 기판(11), 에칭 정지 층(17), 확산 배리어 층(13 및 21), 및 반도체 층(23)에 대응한다. 복수의 반도체 다이가 반도체 층(239)에/상에 형성되며, 다이 커넥터(243) 및 패시베이션 층(241)이 웨이퍼(230A)의 전면 상에 형성되어 있다. 일부 실시예에서, 웨이퍼(230A)는 하이브리드 본딩 프로세스를 통해 웨이퍼(218)에 본딩된다. 마이크로범프를 통한 본딩과 같은 다른 적합한 본딩 방법도 또한 웨이퍼(230A)를 웨이퍼(218)에 본딩하기 위해 사용될 수 있다.
도 39a에서, 희생 기판(231), 에칭 정지 층(235) 및 확산 배리어 층(233/237)을 제거하도록 배면 박형화 프로세스가 수행된다. 복수의 반도체 다이를 포함하는 웨이퍼(230A)의 반도체 층(239)은 웨이퍼(218)에 본딩된 채 남는다. 배면 박형화 프로세스는 도 25a 내지 도 28c에 관련하여 상기에 설명된 바와 동일하거나 유사한 프로세스 단계를 포함할 수 있으며, 따라서 세부사항이 반복되지 않는다. 배면 박형화 프로세스 후에, 일부 실시예에서, 반도체 층(239)의 두께는 약 100 nm 미만이다.
도 39a의 예에서, 웨이퍼(218)로 트랜스퍼된 웨이퍼(230A)의 부분(예컨대, 반도체 층(239))은 단층 구조를 갖는다. 도 39b에 예시된 바와 같은 다른 실시예에서, 트랜스퍼된 웨이퍼(230A)는, 또다른 반도체 층(238) 상에 형성된 감소된 TTV를 갖는, 얇은 반도체 층(239)(예컨대, 100 nm 미만의 두께를 가짐)을 포함한 구조물과 같은 적층형 또는 다층 구조물을 가지며, 반도체 층(238)은 반도체 층(239)보다 더 두꺼울 수 있다. 당해 기술 분야에서의 숙련자라면, 감소된 TTV를 갖는 얇은 반도체 층(239)을 갖는 웨이퍼(230A)를 트랜스퍼하는 것과 연관된 이점, 예컨대 3DIC 패키지를 형성하는 것에 대한 이점이, 도 39a 및 도 39b에 예시된 둘 다의 트랜스퍼된 웨이퍼 구조물에 적용된다는 것을 용이하게 알 것이다.
도 40에서, 도 38 및 도 39a의 프로세싱 단계들은 도 39a의 구조물에 추가적인 웨이퍼(예컨대, 230B, 230C, 230D, 230E 및 230F)를 부착하도록 반복된다. 추가적인 웨이퍼의 각각은 도 38에서의 웨이퍼(230A)와 동일하거나 유사한 구조물을 가질 수 있고, 아래의 웨이퍼에 부착된(예컨대, 본딩된) 후에 추가적인 웨이퍼의 각각은 반도체 다이를 포함한 반도체 층만 아래의 웨이퍼에 부착된 채 남도록 배면 박형화 프로세스를 겪는다는 것을 유의하자. 도시되지 않았지만, 웨이퍼(예컨대, 230A 내지 230F)의 각각은 위의 그리고/또는 아래의 웨이퍼에의 전기적 접속을 위해 쓰루-기판 비아(TSV; through-substrate via)를 가질 수 있다. 도 40에서의 트랜스퍼된 웨이퍼(예컨대, 230A-230F)는 비한정적인 예로서 도 39a에서의 웨이퍼(230A)와 동일한 구조를 갖도록 예시된다. 당해 기술 분야에서의 숙련자라면, 도 40에서의 트랜스퍼된 웨이퍼는 도 39b에서의 웨이퍼(230A)와 동일한 구조를 가질 수 있다는 것을 용이하게 알 것이다.
원하는 수의 웨이퍼가 부착된 후에, 도 40의 구조물을 복수의 개별 3DIC 패키지로 분리하도록, 개별화(singulation) 프로세스가, 예컨대 다이싱 영역(229)을 따라 수행된다. 도 41은 개별화 프로세스 후의 개별 3DIC 패키지를 예시한다. 도 41의 3DIC 패키지는 웨이퍼(218)의 일부에 대응하는 반도체 다이(228)를 포함하고, 복수의 반도체 다이(240A, 240B, 240C, 240D, 240E 및 240F)를 포함하며, 복수의 반도체 다이(240A, 240B, 240C, 240D, 240E 및 240F)의 각각은 각자의 웨이퍼(예컨대, 240A, 240B, 240C, 240D, 240E 또는 240F)의 일부에 대응한다. 에칭 정지 층 및 확산 배리어 층을 갖는 개시된 실시예 기판은 배면 박형화 프로세스를 통해 얇은 반도체 층의 트랜스퍼를 가능하게 함으로써 복수의 웨이퍼의 적층을 용이하게 한다.
실시예는 이점을 달성할 수 있다. 예를 들어, 에칭 정지 층 및 확산 배리어 층 둘 다를 가짐으로써, 개시된 실시예 기판은 우수한 에칭 선택도를 달성하면서 에칭 정지 층에서의 도펀트의 외부 확산을 감소시킨다. 그 결과, 고성능 디바이스를 형성하기에 적합한 얇은(예컨대, <100nm) 고품질 반도체 층(예컨대, 에피텍셜 반도체 재료)이 개시된 기판에 형성될 수 있다. 전기적 디바이스(예컨대, 트랜지스터)가 반도체 층에 형성된 후에, 반도체 층은 배면 박형화 프로세스를 통해 워크피스(예컨대, 캐리어, 웨이퍼, 기판)에 쉽게 트랜스퍼될 수 있다. 개시된 구조물 및 방법은 SPR(super power rail) 애플리케이션과 같이 반도체 디바이스 층의 트랜스퍼를 요하는 애플리케이션에 매우 적합하다. SPR 애플리케이션에서, 디바이스 층의 트랜스퍼를 위해 SOI(silicon-on-insulator) 기판이 사용될 수 있다. 그러나, SOI 기판은 고가이다. 본 개시는 고가의 SOI 기판에 대한 저비용 대안을 제공한다. 추가적인 이점은 트랜스퍼된 얇은 층의 감소된 TTV를 포함하며, 이는 개선된 집적 밀도를 위해 3DIC 디바이스 또는 패키지를 형성하도록 복수의 디바이스 층의 적층을 용이하게 한다.
도 42는 일부 실시예에 따라 반도체 구조물을 제조하는 방법(1000)의 흐름도를 예시한다. 도 42에 도시된 예시적인 방법은 단지 많은 가능한 실시예의 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 42에 예시된 바와 같은 다양한 단계들은 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 42를 참조하면, 블록 1010에서, 에칭 정지 층이 기판 위에 형성된다. 블록 1020에서, 제1 확산 배리어 층이 에칭 정지 층 위에 형성된다. 블록 1030에서, 제1 확산 배리어 층 위에 반도체 디바이스 층이 형성되며, 반도체 디바이스 층은 트랜지스터를 포함한다. 블록 1040에서, 반도체 디바이스 층의 전면에서 반도체 디바이스 층 위에 제1 상호접속 구조물이 형성되며, 제1 상호접속 구조물은 트랜지스터에 전기적으로 커플링된다. 블록 1050에서, 제1 상호접속 구조물이 캐리어에 부착된다. 블록 1060에서, 부착 후에, 기판, 에칭 정지 층 및 제1 확산 배리어 층이 제거된다. 블록 1070에서, 제거 후에 반도체 디바이스 층의 배면에 제2 상호접속 구조물이 형성된다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 에칭 정지 층을 형성하는 단계; 상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계: 상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계; 상기 반도체 디바이스 층의 전면(front side)에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ; 상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및 상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계를 포함한다. 실시예에서, 상기 에칭 정지 층을 형성하는 단계는 제1 도펀트에 의해 도핑된 제1 반도체 재료를 형성하는 단계를 포함한다. 실시예에서, 상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄이고, 상기 제1 도펀트는 붕소, 인, 비소, 인듐 또는 안티몬이다. 실시예에서, 상기 제1 반도체 재료 내의 상기 제1 도펀트의 농도는 약 2E19 atoms/cm3 내지 약 5E21 atoms/cm3이다. 실시예에서, 상기 제1 확산 배리어 층을 형성하는 단계는: 상기 에칭 정지 층 위에 제1 개수의 에피텍셜 실리콘 층을 형성하는 단계; 및 제2 개수의 산소-삽입된 부분 단층(oxygen-inserted partial monolayer)을 형성하는 단계를 포함하고, 상기 제2 개수의 산소-삽입된 부분 단층은 상기 제1 개수의 에피텍셜 실리콘 층과 인터리빙된다(interleaved). 실시예에서, 상기 제2 개수는 상기 제1 개수보다 1 적다. 실시예에서, 상기 제2 개수의 산소-삽입된 부분 단층의 각각은 산소가 실리콘 층 안에 통합되어 있는 실리콘 층이다. 실시예에서, 상기 제2 개수의 산소-삽입된 부분 단층의 각각 내의 산소 농도는 배경 산소 농도 레벨보다 수 자릿수 더 높다. 실시예에서, 상기 반도체 디바이스 층을 형성하는 단계는: 상기 제1 확산 배리어 층 위에 에피텍셜 반도체 재료를 형성하는 단계; 및 상기 에피텍셜 반도체 재료에 상기 트랜지스터를 형성하는 단계를 포함한다. 실시예에서, 상기 제2 상호접속 구조물을 형성하는 단계는: 상기 반도체 디바이스 층의 배면에 유전체 층을 형성하는 단계; 및 상기 유전체 층에 파워 공급 라인을 형성하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 에칭 정지 층을 형성하는 단계 전에 상기 기판 위에 제2 확산 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 확산 배리어 층은 상기 기판과 상기 에칭 정지 층 사이에 형성된다. 실시예에서, 상기 방법은 상기 제2 확산 배리어 층과 상기 에칭 정지 층 사이에 제1 실리콘 캡핑 층을 형성하는 단계; 및 상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 제2 실리콘 캡핑 층을 형성하는 단계를 더 포함한다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 에칭 정지 층 - 상기 에칭 정지 층은 제1 도펀트에 의해 도핑된 제1 반도체 재료를 포함함 - 을 형성하는 단계; 상기 에칭 정지 층 위에 제1 확산 배리어 층 - 상기 제1 확산 배리어 층은 불연속(discontinuous) 산소 층과 인터리빙된 실리콘 층을 포함함 - 을 형성하는 단계; 상기 제1 확산 배리어 층 위에 제2 반도체 재료를 에피텍셜 형성하는 단계; 상기 제2 반도체 재료에 트랜지스터를 형성하는 단계; 상기 제2 반도체 재료 위에 제1 상호접속 구조물을 형성하는 단계; 상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 및 상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 에칭 정지 층을 형성하는 단계 전에, 상기 기판과 상기 에칭 정지 층 사이에 제2 확산 배리어 층이 있도록 상기 기판 위에 상기 제2 확산 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 확산 배리어 층은 불연속 산소 층과 인터리빙된 실리콘 층을 포함한다. 실시예에서, 상기 방법은 상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 실리콘 캡핑 층을 형성하는 단계를 더 포함한다. 실시예에서, 상기 제1 상호접속 구조물은 상기 트랜지스터의 소스/드레인 영역의 제1 표면에 전기적으로 커플링되고, 상기 방법은: 상기 제거하는 단계 후에, 상기 트랜지스터의 배면에 제2 상호접속 구조물을 형성하는 단계를 더 포함하고, 상기 제2 상호접속 구조물은 상기 제1 표면의 반대편인 상기 소스/드레인 영역의 제2 표면에 전기적으로 커플링된다. 실시예에서, 상기 방법은 상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 실리콘 캡핑 층을 형성하는 단계를 더 포함한다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 도핑된 반도체 층을 형성하는 단계; 상기 도핑된 반도체 층 위에 확산 배리어 층 - 상기 확산 배리어 층은 교대하는(alternating) 에피텍셜 실리콘 층 및 산소의 부분 단층을 포함함 - 을 형성하는 단계; 상기 확산 배리어 층 위에 트랜지스터를 포함하는 디바이스 층을 형성하는 단계; 및 상기 디바이스 층을 워크피스에 트랜스퍼하는(transfer) 단계를 포함하고, 상기 트랜스퍼하는 단계는: 상기 디바이스 층을 상기 워크피스에 본딩하는 단계; 및 상기 본딩하는 단계 후에, 상기 기판, 상기 도핑된 반도체 층, 및 상기 확산 배리어 층을 제거하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 트랜스퍼하는 단계 전에 상기 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계를 더 포함하고, 상기 디바이스 층은 상기 제1 상호접속 구조물을 통해 상기 워크피스에 본딩된다. 실시예에서, 상기 기판, 상기 도핑된 반도체 층, 및 상기 확산 배리어 층을 제거하는 단계는: 제1 에칭 프로세스를 사용하여 상기 기판 및 상기 도핑된 반도체 층을 선택적 제거하는 단계; 및 상기 제1 에칭 프로세스 후에, 상기 제1 에칭 프로세스와는 상이한 제2 에칭 프로세스를 사용하여 상기 확산 배리어 층을 선택적 제거하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 에칭 정지 층을 형성하는 단계;
상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계:
상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계;
상기 반도체 디바이스 층의 전면(front side)에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ;
상기 제1 상호접속 구조물을 캐리어에 부착하는 단계;
상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및
상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계
를 포함하는, 반도체 디바이스의 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 에칭 정지 층을 형성하는 단계는 제1 도펀트에 의해 도핑된 제1 반도체 재료를 형성하는 단계를 포함하는 것인, 반도체 디바이스의 형성 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄이고, 상기 제1 도펀트는 붕소, 인, 비소, 인듐 또는 안티몬인 것인, 반도체 디바이스의 형성 방법.
실시예 4. 실시예 2에 있어서,
상기 제1 반도체 재료 내의 상기 제1 도펀트의 농도는 약 2E19 atoms/cm3 내지 약 5E21 atoms/cm3 인 것인, 반도체 디바이스의 형성 방법.
실시예 5. 실시예 2에 있어서,
상기 제1 확산 배리어 층을 형성하는 단계는:
상기 에칭 정지 층 위에 제1 개수의 에피텍셜 실리콘 층을 형성하는 단계; 및
제2 개수의 산소-삽입된 부분 단층(oxygen-inserted partial monolayer)을 형성하는 단계
를 포함하고,
상기 제2 개수의 산소-삽입된 부분 단층은 상기 제1 개수의 에피텍셜 실리콘 층과 인터리빙되는(interleaved) 것인, 반도체 디바이스의 형성 방법.
실시예 6. 실시예 5에 있어서,
상기 제2 개수는 상기 제1 개수보다 1 적은 것인, 반도체 디바이스의 형성 방법.
실시예 7. 실시예 5에 있어서,
상기 제2 개수의 산소-삽입된 부분 단층의 각각은 산소가 실리콘 층 안에 통합되어 있는 실리콘 층인 것인, 반도체 디바이스의 형성 방법.
실시예 8. 실시예 7에 있어서,
상기 제2 개수의 산소-삽입된 부분 단층의 각각 내의 산소 농도는 배경 산소 농도 레벨보다 수 자릿수 더 높은 것인, 반도체 디바이스의 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 반도체 디바이스 층을 형성하는 단계는:
상기 제1 확산 배리어 층 위에 에피텍셜 반도체 재료를 형성하는 단계; 및
상기 에피텍셜 반도체 재료에 상기 트랜지스터를 형성하는 단계
를 포함하는 것인, 반도체 디바이스의 형성 방법.
실시예 10. 실시예 1에 있어서,
상기 제2 상호접속 구조물을 형성하는 단계는:
상기 반도체 디바이스 층의 배면에 유전체 층을 형성하는 단계; 및
상기 유전체 층에 파워 공급 라인을 형성하는 단계
를 포함하는 것인, 반도체 디바이스의 형성 방법.
실시예 11. 실시예 1에 있어서,
상기 에칭 정지 층을 형성하는 단계 전에 상기 기판 위에 제2 확산 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 확산 배리어 층은 상기 기판과 상기 에칭 정지 층 사이에 형성되는 것인, 반도체 디바이스의 형성 방법.
실시예 12. 실시예 11에 있어서,
상기 제2 확산 배리어 층과 상기 에칭 정지 층 사이에 제1 실리콘 캡핑 층을 형성하는 단계; 및
상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 제2 실리콘 캡핑 층을 형성하는 단계
를 더 포함하는, 반도체 디바이스의 형성 방법.
실시예 13. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 에칭 정지 층 - 상기 에칭 정지 층은 제1 도펀트에 의해 도핑된 제1 반도체 재료를 포함함 - 을 형성하는 단계;
상기 에칭 정지 층 위에 제1 확산 배리어 층 - 상기 제1 확산 배리어 층은 불연속(discontinuous) 산소 층과 인터리빙된 실리콘 층을 포함함 - 을 형성하는 단계;
상기 제1 확산 배리어 층 위에 제2 반도체 재료를 에피텍셜 형성하는 단계;
상기 제2 반도체 재료에 트랜지스터를 형성하는 단계;
상기 제2 반도체 재료 위에 제1 상호접속 구조물을 형성하는 단계;
상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 및
상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계
를 포함하는, 반도체 디바이스의 형성 방법.
실시예 14. 실시예 13에 있어서,
상기 에칭 정지 층을 형성하는 단계 전에, 상기 기판과 상기 에칭 정지 층 사이에 제2 확산 배리어 층이 있도록 상기 기판 위에 상기 제2 확산 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 확산 배리어 층은 불연속 산소 층과 인터리빙된 실리콘 층을 포함하는 것인, 반도체 디바이스의 형성 방법.
실시예 15. 실시예 13에 있어서,
상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 실리콘 캡핑 층을 형성하는 단계를 더 포함하는, 반도체 디바이스의 형성 방법.
실시예 16. 실시예 13에 있어서,
상기 제1 상호접속 구조물은 상기 트랜지스터의 소스/드레인 영역의 제1 표면에 전기적으로 커플링되고, 상기 방법은:
상기 제거하는 단계 후에, 상기 트랜지스터의 배면에 제2 상호접속 구조물을 형성하는 단계를 더 포함하고,
상기 제2 상호접속 구조물은 상기 제1 표면의 반대편인 상기 소스/드레인 영역의 제2 표면에 전기적으로 커플링되는 것인, 반도체 디바이스의 형성 방법.
실시예 17. 실시예 13에 있어서, 상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 실리콘 캡핑 층을 형성하는 단계를 더 포함하는, 반도체 디바이스의 형성 방법.
실시예 18. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 도핑된 반도체 층을 형성하는 단계;
상기 도핑된 반도체 층 위에 확산 배리어 층 - 상기 확산 배리어 층은 교대하는(alternating) 에피텍셜 실리콘 층 및 산소의 부분 단층을 포함함 - 을 형성하는 단계;
상기 확산 배리어 층 위에 트랜지스터를 포함하는 디바이스 층을 형성하는 단계; 및
상기 디바이스 층을 워크피스에 트랜스퍼하는(transfer) 단계
를 포함하고,
상기 트랜스퍼하는 단계는:
상기 디바이스 층을 상기 워크피스에 본딩하는 단계; 및
상기 본딩하는 단계 후에, 상기 기판, 상기 도핑된 반도체 층, 및 상기 확산 배리어 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스의 형성 방법.
실시예 19. 실시예 18에 있어서,
상기 트랜스퍼하는 단계 전에 상기 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계를 더 포함하고, 상기 디바이스 층은 상기 제1 상호접속 구조물을 통해 상기 워크피스에 본딩되는 것인, 반도체 디바이스의 형성 방법.
실시예 20. 실시예 18에 있어서,
상기 기판, 상기 도핑된 반도체 층, 및 상기 확산 배리어 층을 제거하는 단계는:
제1 에칭 프로세스를 사용하여 상기 기판 및 상기 도핑된 반도체 층을 선택적 제거하는 단계; 및
상기 제1 에칭 프로세스 후에, 상기 제1 에칭 프로세스와는 상이한 제2 에칭 프로세스를 사용하여 상기 확산 배리어 층을 선택적 제거하는 단계
를 포함하는 것인, 반도체 디바이스의 형성 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계;
    상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계;
    상기 반도체 디바이스 층의 전면(front side)에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ;
    상기 제1 상호접속 구조물을 캐리어에 부착하는 단계;
    상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및
    상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계
    를 포함하고,
    상기 제1 확산 배리어 층을 형성하는 단계는:
    상기 에칭 정지 층 위에 제1 개수의 에피텍셜 실리콘 층을 형성하는 단계; 및
    제2 개수의 산소-삽입된 부분 단층(oxygen-inserted partial monolayer)을 형성하는 단계
    를 포함하고, 상기 제2 개수의 산소-삽입된 부분 단층은 상기 제1 개수의 에피텍셜 실리콘 층과 인터리빙되는(interleaved) 것인, 반도체 디바이스의 형성 방법.
  2. 청구항 1에 있어서,
    상기 에칭 정지 층을 형성하는 단계는 제1 도펀트에 의해 도핑된 제1 반도체 재료를 형성하는 단계를 포함하는 것인, 반도체 디바이스의 형성 방법.
  3. 청구항 2에 있어서,
    상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄이고, 상기 제1 도펀트는 붕소, 인, 비소, 인듐 또는 안티몬인 것인, 반도체 디바이스의 형성 방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 반도체 디바이스 층을 형성하는 단계는:
    상기 제1 확산 배리어 층 위에 에피텍셜 반도체 재료를 형성하는 단계; 및
    상기 에피텍셜 반도체 재료에 상기 트랜지스터를 형성하는 단계
    를 포함하는 것인, 반도체 디바이스의 형성 방법.
  6. 청구항 1에 있어서,
    상기 제2 상호접속 구조물을 형성하는 단계는:
    상기 반도체 디바이스 층의 배면에 유전체 층을 형성하는 단계; 및
    상기 유전체 층에 파워 공급 라인을 형성하는 단계
    를 포함하는 것인, 반도체 디바이스의 형성 방법.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 제1 확산 배리어 층을 형성하는 단계;
    상기 제1 확산 배리어 층 위에 반도체 디바이스 층 - 상기 반도체 디바이스 층은 트랜지스터를 포함함 - 을 형성하는 단계;
    상기 반도체 디바이스 층의 전면(front side)에서 상기 반도체 디바이스 층 위에 제1 상호접속 구조물을 형성하는 단계 - 상기 제1 상호접속 구조물은 상기 트랜지스터에 전기적으로 커플링됨 - ;
    상기 제1 상호접속 구조물을 캐리어에 부착하는 단계;
    상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계; 및
    상기 제거하는 단계 후에, 상기 반도체 디바이스 층의 배면에 제2 상호접속 구조물을 형성하는 단계
    를 포함하고, 상기 반도체 디바이스를 형성하는 방법은,
    상기 에칭 정지 층을 형성하는 단계 전에 상기 기판 위에 제2 확산 배리어 층을 형성하는 단계를 더 포함하고, 상기 제2 확산 배리어 층은 상기 기판과 상기 에칭 정지 층 사이에 형성되는 것인, 반도체 디바이스의 형성 방법.
  8. 청구항 7에 있어서,
    상기 제2 확산 배리어 층과 상기 에칭 정지 층 사이에 제1 실리콘 캡핑 층을 형성하는 단계; 및
    상기 에칭 정지 층과 상기 제1 확산 배리어 층 사이에 제2 실리콘 캡핑 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스의 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 에칭 정지 층 - 상기 에칭 정지 층은 제1 도펀트에 의해 도핑된 제1 반도체 재료를 포함함 - 을 형성하는 단계;
    상기 에칭 정지 층 위에 제1 확산 배리어 층 - 상기 제1 확산 배리어 층은 불연속(discontinuous) 산소 층과 인터리빙된 실리콘 층을 포함함 - 을 형성하는 단계;
    상기 제1 확산 배리어 층 위에 제2 반도체 재료를 에피텍셜 형성하는 단계;
    상기 제2 반도체 재료에 트랜지스터를 형성하는 단계;
    상기 제2 반도체 재료 위에 제1 상호접속 구조물을 형성하는 단계;
    상기 제1 상호접속 구조물을 캐리어에 부착하는 단계; 및
    상기 부착하는 단계 후에, 상기 기판, 상기 에칭 정지 층, 및 상기 제1 확산 배리어 층을 제거하는 단계
    를 포함하는, 반도체 디바이스의 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 도핑된 반도체 층을 형성하는 단계;
    상기 도핑된 반도체 층 위에 확산 배리어 층 - 상기 확산 배리어 층은 교대하는(alternating) 에피텍셜 실리콘 층 및 산소의 부분 단층을 포함함 - 을 형성하는 단계;
    상기 확산 배리어 층 위에 트랜지스터를 포함하는 디바이스 층을 형성하는 단계; 및
    상기 디바이스 층을 워크피스에 트랜스퍼하는(transfer) 단계
    를 포함하고,
    상기 트랜스퍼하는 단계는:
    상기 디바이스 층을 상기 워크피스에 본딩하는 단계; 및
    상기 본딩하는 단계 후에, 상기 기판, 상기 도핑된 반도체 층, 및 상기 확산 배리어 층을 제거하는 단계
    를 포함하는 것인, 반도체 디바이스의 형성 방법.
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