CN106876324A - 互连结构的形成方法 - Google Patents

互连结构的形成方法 Download PDF

Info

Publication number
CN106876324A
CN106876324A CN201510920012.0A CN201510920012A CN106876324A CN 106876324 A CN106876324 A CN 106876324A CN 201510920012 A CN201510920012 A CN 201510920012A CN 106876324 A CN106876324 A CN 106876324A
Authority
CN
China
Prior art keywords
layer
etching stop
interconnection structure
etching
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510920012.0A
Other languages
English (en)
Inventor
徐建华
杨小军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510920012.0A priority Critical patent/CN106876324A/zh
Publication of CN106876324A publication Critical patent/CN106876324A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers

Abstract

一种互连结构的形成方法，包括：提供前端器件结构，所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构；在所述导电结构上形成帽盖层；采用原子层沉积法，在所述第一介质层和所述帽盖层上形成第一刻蚀停止层；采用物理气相沉积法，在所述第一刻蚀停止层上形成第二刻蚀停止层；在所述第二刻蚀停止层上形成扩散阻挡层；在所述扩散阻挡层上形成第二介质层；刻蚀所述介质层和所述扩散阻挡层，直至形成通孔，所述通孔底部暴露至少部分所述第二刻蚀停止层。所述形成方法提高互连结构的可靠性能。

Description

互连结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种互连结构的形成方法。
背景技术
随着集成电路制造技术的不断发展，集成电路的集成度越来越高。在半导体器件的后段工艺(back-end-of-line，BEOL)中，需要形成互连结构，相应的，集成电路中半导体器件的互连结构排布也更为密集，互连结构之间因寄生电容等原因而产生的RC延迟(RC delay)对半导体器件的影响越来越大。
为了解决上述问题，现有技术开始采用低k介电材料(low-k)或超低k介电材料(ultra low-k)形成互连结构的层间介质层，以降低金属插塞之间的寄生电容，进而减小RC延迟。随着工艺节点的减小，后段工艺的可靠性提高和RC延迟降低变得越来越困难。为增强界面的相互作用并提高通孔的填充能力，许多新的材料被引进相应的工艺。
与此同时，现有技术采用电阻系数更小的铜来取代传统的铝作为互连结构中金属插塞的材料，以降低金属插塞自身的电阻。由于铜的熔点高，且抗电致迁移能力也比较强，相对于传统的铝材料金属插塞而言，能够承载更高的电流密度，进而有利于提高所形成芯片的封装密度。并且现有技术经常采用大马士革(Damascene)或者双大马士革(Dual Damascene)工艺形成铜的金属插塞。
然而，低k介电材料或者超低k介电材料很容易在互连结构形成工艺过程中受到损伤，造成互连结构的可靠性能下降。
发明内容
本发明解决的问题是提供一种互连结构的形成方法，以提高互连结构的可靠性能。
为解决上述问题，本发明提供一种互连结构的形成方法，包括：
提供前端器件结构，所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构；
在所述导电结构上形成帽盖层；
采用原子层沉积法，在所述第一介质层和所述帽盖层上形成第一刻蚀停止层；
采用物理气相沉积法，在所述第一刻蚀停止层上形成第二刻蚀停止层；
在所述第二刻蚀停止层上形成扩散阻挡层；
在所述扩散阻挡层上形成第二介质层；
刻蚀所述介质层和所述扩散阻挡层，直至形成通孔，所述通孔底部暴露至少部分所述第二刻蚀停止层。
可选的，所述第一刻蚀停止层和所述第二刻蚀停止层的材料为氮化铝。
可选的，所述第一刻蚀停止层的厚度范围为
可选的，所述第一刻蚀停止层和所述第二刻蚀停止层的总厚度为
可选的，所述第一刻蚀停止层的形成过程中，所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气。
可选的，所述第二刻蚀停止层的形成过程中，所述物理气相沉积法采用的材料包括铝和氮气。
可选的，所述刻蚀停止层的材料为碳氮化硅。
可选的，所述帽盖层的材料为钴。
可选的，所述第二介质层包括低k介质层和超低k介质层的至少其中之一。
可选的，所述第一介质层包括低k介质层和超低k介质层的至少其中之一。
可选的，所述通孔的形状为大马士革形孔或者双大马士革形孔。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在帽盖层上，先采用原子层沉积法形成第一刻蚀停止层，从而防止形成第一刻蚀停止层时损伤到帽盖层和第一介质层，然后，采用物理气相沉积法形成第二刻蚀停止层，物理气相沉积法形成的第二刻蚀停止层结构致密，提高第二刻蚀停止层与第二低k介质层之间的刻蚀选择比，从而保证在后续形成通孔的刻蚀步骤中，能够精确停止在第二刻蚀停止层，从而保护第二刻蚀停止层和第一刻蚀停止层下方的结构，提高互连结构的可靠性能。
进一步，为了减少工艺时间，并减少杂质，仅用原子层沉积法形成一层较薄的刻蚀停止层氮化铝，因此，将第一刻蚀停止层的厚度范围控制在
附图说明
图1至图4是本发明实施例所提供互连结构的形成方法各步骤对应结构示意图。
具体实施方式
正如背景技术所述，低k介电材料或者超低k介电材料很容易在互连结构形成工艺过程中受到损伤。并且，现有方法中，通常将绝缘材料制作的扩散阻挡层同时作为刻蚀停止层。这是因为，现有绝缘材料制作的扩散阻挡层不仅具有绝缘性质，以及防止金属发生扩散的性质，而且在一定程度上，又与相应的介质层之间存在一定的刻蚀选择比，因此又能够同时直接作为刻蚀停止层。
但是，随着工艺节点进一步发展，现有绝缘材料制作的扩散阻挡层的刻蚀停止作用减小。因此，仅采用扩散阻挡层同时作为刻蚀停止层时，容易导致通孔底部的低k材料或超低k材料受到破坏。
特别的，当通孔位置发生误配准(via mis-alignment，通孔的位置发生偏差)的情况时，在刻蚀过程中，相应的刻蚀作用更容易造成通孔底部的低k材料或超低k材料受到破坏，因此导致通孔底部的低k材料或超低k材料更加需要保护。
为此，本发明提供一种新的互连结构的形成方法，所述方法在帽盖层上形成刻蚀停止层，并且，所述刻蚀停止层分两步形成。第一步先用原子层沉积法形成第一刻蚀停止层，从而防止在形成刻蚀停止层时，损伤到帽盖层和第一介质层。第二步采用物理气相沉积法形成第二刻蚀停止层。物理气相沉积法形成的第二刻蚀停止层结构致密，提高了刻蚀停止层与相应介质层之间的刻蚀选择比。从而保证在后续形成通孔的刻蚀步骤中，能够精确停止在刻蚀停止层，保护刻蚀停止层下方的结构，特别是刻蚀停止层下方的低k材料和超低k材料等结构，提高互连结构的可靠性能。
采用本发明所提供的形成方法时，由于第一刻蚀停止层和第二刻蚀停止层的保护作用，即使通孔的位置发生误配准的情况，仍然能够很好地对通孔底部下方的结构进行保护，从而提高互连结构的可靠性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种互连结构的形成方法，请结合参考图1至图4。
请参考图1，本实施例首先提供前端器件结构，所述前端器件结构具有第一介质层101和位于第一介质层101中的导电结构。图1中未显示整个前端器件结构，只显示其中的部分第一介质层101中和导电结构103。
本实施例中，所述前端器件结构可以包括有多种有源器件和无源器件，例如包括MOS晶体管、电容和电阻等，这些有源器件和无源器件可以制作在体硅半导体衬底上，也可以制作在其它合适的半导体衬底上，例如锗硅半导体衬底或者绝缘体上硅半导体衬底等。
本实施例中，第一介质层101可以是覆盖上述有源器件和无源器件的介质层。第一介质层101具体可以是低k介质层或者超低k介质层，可以是低k介质层和超低k介质层的叠层，可以是低k介质层和氧化硅层(氧化硅也可以作为低k介质层和超低k介质层，但本说明书中，氧化硅层指传统绝缘材料二氧化硅层，即非低k介质层，非超低k介质层)的叠层，还可以是超低k介质层和氧化硅层的叠层等。
本实施例中，导电结构103可以为铜互连导电结构，具体的，图1所示的导电结构103可以为铜插塞或者铜互连线。
请继续参考图1，在导电结构103上形成帽盖层(capping layer)105。
需要特别说明的是，本实施例中，除了在导电结构103顶部形成钴金属的帽盖层105之外，导电结构103侧面也具有帽盖层(此部分的帽盖层未标注)，这部分帽盖层可以在形成导电结构103之前或之时形成，在此不再赘述。
本实施例中，帽盖层105的材料可以为钴，并且可以采用化学气相沉积法形成选择性钴(Selective Co Capping layer)，选择性钴的帽盖层105被引进，可以提高台阶覆盖率(step coverage)和金属填充工艺的工艺窗口，并提高互连结构的抗电子迁移(Electronic Migration，EM)的作用。
具体的，在导电结构103顶部形成帽盖层105的步骤可以是选择性钴(selective Co)的沉积形成步骤，相应过程可以为：将包括导电结构103的所述前端器件结构放到处理腔室(未示出)内，然后进行预处理，以使导电结构103顶部表面接触还原剂，从而保证后续气相沉积钴的制程期间，使导电结构103顶部表面接触钴前驱物，从而在导电结构103顶部选择性形成钴，即形成帽盖层105，而第一介质层101表面则不会形成帽盖层，即第一介质层101表面不会沉积钴。
本实施例中，采用钴金属材料来制作帽盖层105，有助于发挥钴对铜所起到的钉扎作用，从而有助于防止导电结构103中的铜发生扩散。
请结合参考图1和图2，在帽盖层105上形成刻蚀停止层107。图2是图1所示结构中，刻蚀停止层107被虚线框107a包围部分的放大示意图，从图2中可以看到刻蚀停止层107包括上述过程形成的第一刻蚀停止层1071和第二刻蚀停止层1072，其中第一刻蚀停止层1071位于第二刻蚀停止层1072上。
本实施例中，形成刻蚀停止层107的过程可以包括：
采用原子层沉积法，在第一介质层101和帽盖层105上形成第一刻蚀停止层1071，如图2所示；
然后，采用物理气相沉积法，在所述第一刻蚀停止层1071上形成第二刻蚀停止层1072，如图2所示。
本实施例中，第一刻蚀停止层1071和第二刻蚀停止层1072的材料选择为氮化铝。氮化铝与后续将形成的第二低k介质层111之间具有很高的刻蚀选择比(氮化铝与第一介质层101之间同样也具有很高的刻蚀选择比)，因此，选择氮化铝作为刻蚀停止层107的材料能够在后续的通孔刻蚀步骤中，起到很好的提高刻蚀选择比的作用。
发明人发现，第一刻蚀停止层1071和第二刻蚀停止层1072的材料不宜选择氮化铊(TaN)，因为氮化铊电阻较大，会造成互连结构的RC延迟更加严重。
本实施例中，第一刻蚀停止层1071的形成过程中，所述原子层沉积法采用的材料可以包括铝的碳氢化合物(AlxCyHz)和氨气(NH3)。即本实施例可以采用铝的碳氢化合物和氨气作为前躯体，并且将气相前驱体脉冲交替地通入相应的反应器，从而在第一介质层101和帽盖层105上进行化学吸附，进而使前驱体发生相应的反应，形成氮化铝沉积膜。所述沉积膜即为第一刻蚀停止层1071。所述铝的碳氢化合物具体可以为三甲基铝，即可以使三甲基铝与氨气反应形成氮化铝。其中，相应的反应压强可以设置为70Pa～100Pa，反应温度可以设置为345℃～360℃。其它实施例中，所述原子层沉积法也可以根据需要选择其它的适合工艺条件。
本实施例中，所述原子层沉积法形成的第一刻蚀停止层1071具有很好的台阶覆盖率和填充能力(gap fill ability)，同时原子层沉积法对所形成的停止层厚度控制精准，并且没有等离子体轰击问题的困扰，从而防止对第一介质层101和帽盖层105造成破坏。
但是，采用原子层沉积法形成氮化铝时的沉积速率非常低，并且还会不可避免地引入杂质，例如氢元素和碳元素等杂质。这些杂质会导致互连结构电阻率增加等问题。因此，本实施例通过对第一刻蚀停止层1071厚度的控制，使相应产生的碳杂质和氢杂质等杂质变得极少。具体的，本实施例中，为了减少工艺时间，并减少杂质，在采用原子层沉积法形成氮化铝时，仅形成一层较薄的氮化铝作为第一刻蚀停止层1071，最终经过选择，将第一刻蚀停止层1071的厚度范围控制在
本实施例中，在第二刻蚀停止层1072的形成过程中，所述物理气相沉积法采用的材料可以包括铝(Al)和氮气(N2)。物理气相沉积是通过蒸发、电离或溅射等过程，产生金属粒子，这些金属粒子与反应气体反应形成相应化合物沉积在相应结构表面。物理气相沉积方法还可以分为真空镀、真空溅射和离子镀三种。本实施例中，可以采用真空溅射方法，即伴随铝离子从靶材溅射出来，然后与氮气产生的等离子体反应。物理气相沉积法过程中，进行加热至相应的工艺温度，并控制相应的工艺压强和时间，从而保证第二刻蚀停止层1072的质量和厚度满足要求。
相对于原子层沉积法而言，采用物理气相沉积法形成的氮化铝致密程度更高，即第二刻蚀停止层1072会具有纯度高和结构致密等优点。因而，第二刻蚀停止层1072与第一介质层101之间的刻蚀选择比会更高。但是物理气相沉积法形成的氮化铝却无法直接在帽盖层105和第一介质层101上形成，这是因为，物理气相沉积法中的等离子体和溅射过程中的离子轰击作用都会损伤相应的介质层结构(特别是低k材料或者超低k材料制作的第一介质层101)。
本实施例仅在第一刻蚀停止层1071的形成过程中采用原子层沉积法，且仅在第二刻蚀停止层1072的形成过程中采用物理气相沉积法，从而可以平衡等离子体损伤相应结构的困扰和杂质集中的问题。
由于氮化铝与后续形成的第二介质层之间具有较高的刻蚀选择比(特别是第二介质层的材料为低k材料或者超低k材料时，相应的刻蚀选择比更高)，因此，形成刻蚀停止层107后，可以保证精确停止在氮化铝层，因而能够在后续通孔的形成过程中，防止保护帽盖层105和第一介质层101受到破坏。
本实施例中，第一刻蚀停止层1071和第二刻蚀停止层1072的总厚度为即刻蚀停止层107的厚度为在此范围内，即能够满足刻蚀停止层107起到良好的刻蚀停止作用，同时能够方便后续通孔的形成。
在其它实施例中，为了严格控制第一刻蚀停止层1071和第二刻蚀停止层1072的厚度，可以使得第一刻蚀停止层1071占总厚度的1/3左右，其它为第二刻蚀停止层1072的厚度。
请继续参考图1，在第二刻蚀停止层1072上形成扩散阻挡层109。
本实施例中，扩散阻挡层109的材料可以为碳氮化硅。扩散阻挡层109可以防止导电结构103和帽盖层105中的金属扩散到介质层中。
请继续参考图1，在扩散阻挡层109上形成第二介质层(未标注)。本实施例中，所述第二介质层包括低k介质层111和普通的氧化硅层113。
需要说明的是，其它实施例中，所述第二介质层可以包括超低k介质层和氧化硅层，也可以包括低k介质层和超低k介质层的叠层。
本实施例中，在低k介质层111上形成氧化硅层113，是为了保护结构疏松的低k介质层111。
请继续参考图1，在所述第二介质层上形成硬掩膜层(未标注)，所述硬掩膜层包括氮化钛层115和位于氮化钛层115上的氮氧化硅层117。需要说明的是，其它实施例中，也可以采用其它材料和层结构形成所述硬掩膜层。
本实施例中，所述硬掩膜层在后续进行图案化后，用于作为刻蚀形成通孔过程中的掩模。
请参考图3，刻蚀所述第二介质层和所述扩散阻挡层109，直至形成通孔119，通孔119底部暴露至少部分第二刻蚀停止层1072，亦即如图3所示，通孔119底部暴露至少部分刻蚀停止层107。
上述形成通孔119的刻蚀过程可以包括：先用光刻胶为掩模，刻蚀所述硬掩膜层，然后把所述光刻胶去除，再以硬掩膜层为掩模，对所述第二介质层和扩散阻挡层109进行刻蚀，直至停止在刻蚀停止层107。
在刻蚀所述第二介质层和所述扩散阻挡层109的过程中，氧化硅层113和低k介质层111被分别刻穿。由于所述扩散阻挡层109的材料可以为SiCN，或者为SiO2、SiOCH和SiCN等材料的组合叠层结构。此时，所采用的刻蚀气体可以为含氟和含氧为主的气体。采用这种刻蚀气体进行刻蚀时，对第二刻蚀停止层1072的刻蚀速率很低，因此第二刻蚀停止层1072与所述介质层和所述扩散阻挡层109之间具有较高的刻蚀选择比。最终，此刻蚀过程会精确停止在第二刻蚀停止层1072，从而提高下一步刻蚀工艺的时间窗口，并避免此刻蚀过程对刻蚀停止层107下方的结构造成损伤(所述下方的结构包括帽盖层105和导电结构103等)。
在此需要特别说明的是，由于在通孔制作过程中，不可避免地会出现通孔位置发生误配准的情况，即通孔没有正好对准在导电结构正上方。正如图3所示，通孔119并不是正好全部位于帽盖层105(导电结构103)正上方，而是有部分宽度没有位于帽盖层105正上方，这部分宽度位于导电结构103旁边的第一介质层101正上方。此时，如果未形成刻蚀停止层107，则上述形成通孔119的刻蚀过程就非常容易对这部分第一介质层101造成损伤，从而降低互连结构的可靠性能。并且，如果刻蚀停止层107与低k介质层111和扩散阻挡层109之间的刻蚀选择比较低，则即使形成有刻蚀停止层107，也无法达到保护第一介质层101的作用。而本实施例采用上述两个步骤形成的刻蚀停止层107，结构致密且纯度高，与低k介质层111和扩散阻挡层109之间具有很高的刻蚀选择比，因此能够在发生上述误配准的情况下，仍然对第一介质层101进行良好的保护。
需要说明的是，其它实施例中，上述过程形成的通孔形状可以为大马士革形孔或者双大马士革形孔。由于存在上述的刻蚀停止层107，刻蚀停止层107能够保证通孔刻蚀过程中的精确停止，从而使导电结构103、帽盖层105和第一介质层101在通孔119刻蚀过程不受到破坏。并且，由于形成有刻蚀停止层107，因此不需要扩散阻挡层109起到刻蚀停止的作用，因此还可以有效地减小扩散阻挡层109的厚度，从而减小扩散阻挡层109引起的电阻和电容(RC)。
请参考图4，沿通孔119继续刻蚀位于通孔119底部的刻蚀停止层107，直至暴露帽盖层105。
在对刻蚀停止层107进行刻蚀时，可以采用含Cl的气体来进行刻蚀，并且及时停止在金属材料的帽盖层105表面。
本实施例所提供的互连结构的形成方法中，所述形成方法在帽盖层105上分两步形成刻蚀停止层107。第一步，先用原子层沉积法形成第一刻蚀停止层1071，从而防止在形成刻蚀停止层107时，损伤到帽盖层105和第一介质层101。第二步，采用物理气相沉积法形成第二刻蚀停止层1072，物理气相沉积法形成的第二刻蚀停止层1072结构致密，提高了刻蚀停止层107与第二低k介质层111之间的刻蚀选择比。通过所述两个步骤形成的刻蚀停止层107，保证在后续形成通孔119的刻蚀步骤中，能够精确停止在刻蚀停止层107，从而保护刻蚀停止层107下方的结构，提高互连结构的可靠性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种互连结构的形成方法，其特征在于，包括：
提供前端器件结构，所述前端器件结构具有第一介质层和位于所述第一介质层中的导电结构；
在所述导电结构上形成帽盖层；
采用原子层沉积法，在所述第一介质层和所述帽盖层上形成第一刻蚀停止层；
采用物理气相沉积法，在所述第一刻蚀停止层上形成第二刻蚀停止层；
在所述第二刻蚀停止层上形成扩散阻挡层；
在所述扩散阻挡层上形成第二介质层；
刻蚀所述介质层和所述扩散阻挡层，直至形成通孔，所述通孔底部暴露至少部分所述第二刻蚀停止层。
2.如权利要求1所述的互连结构的形成方法，其特征在于，所述第一刻蚀停止层和所述第二刻蚀停止层的材料为氮化铝。
3.如权利要求2所述的互连结构的形成方法，其特征在于，所述第一刻蚀停止层的厚度范围为
4.如权利要求3所述的互连结构的形成方法，其特征在于，所述第一刻蚀停止层和所述第二刻蚀停止层的总厚度为
5.如权利要求2所述的互连结构的形成方法，其特征在于，所述第一刻蚀停止层的形成过程中，所述原子层沉积法采用的材料包括铝的碳氢化合物和氨气；所述第二刻蚀停止层的形成过程中，所述物理气相沉积法采用的材料包括铝和氮气。
6.如权利要求2所述的互连结构的形成方法，其特征在于，所述刻蚀停止层的材料为碳氮化硅。
7.如权利要求2所述的互连结构的形成方法，其特征在于，所述帽盖层的材料为钴。
8.如权利要求2所述的互连结构的形成方法，其特征在于，所述第一介质层包括低k介质层和超低k介质层的至少其中之一。
9.如权利要求2所述的互连结构的形成方法，其特征在于，所述第二介质层包括低k介质层和超低k介质层的至少其中之一。
10.如权利要求2所述的互连结构的形成方法，其特征在于，所述通孔的形状为大马士革形孔或者双大马士革形孔。
CN201510920012.0A 2015-12-10 2015-12-10 互连结构的形成方法 Pending CN106876324A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510920012.0A CN106876324A (zh) 2015-12-10 2015-12-10 互连结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510920012.0A CN106876324A (zh) 2015-12-10 2015-12-10 互连结构的形成方法

Publications (1)

Publication Number Publication Date
CN106876324A true CN106876324A (zh) 2017-06-20

Family

ID=59177328

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510920012.0A Pending CN106876324A (zh) 2015-12-10 2015-12-10 互连结构的形成方法

Country Status (1)

Country Link
CN (1) CN106876324A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309044A (zh) * 2017-07-28 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10475739B2 (en) 2017-08-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638089A (zh) * 2003-08-04 2005-07-13 国际商业机器公司 用于低k介电材料的包括回蚀的镶嵌互连结构
US7829460B2 (en) * 2007-01-31 2010-11-09 GlobalFoundries, Inc. Method of manufracturing increasing reliability of copper-based metallization structures in a microstructure device by using aluminum nitride
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN104733378A (zh) * 2013-12-13 2015-06-24 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638089A (zh) * 2003-08-04 2005-07-13 国际商业机器公司 用于低k介电材料的包括回蚀的镶嵌互连结构
US7829460B2 (en) * 2007-01-31 2010-11-09 GlobalFoundries, Inc. Method of manufracturing increasing reliability of copper-based metallization structures in a microstructure device by using aluminum nitride
CN104733378A (zh) * 2013-12-13 2015-06-24 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309044A (zh) * 2017-07-28 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109309044B (zh) * 2017-07-28 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10475739B2 (en) 2017-08-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法

Similar Documents

Publication Publication Date Title
CN101859727B (zh) 内连线结构
US6127258A (en) Method for forming a semiconductor device
CN105529321A (zh) 集成电路中的蚀刻停止层
US20060019485A1 (en) Multi-layer wiring structure, semiconductor apparatus having multi-layer wiring structure, and methods of manufacturing them
US8993435B2 (en) Low-k Cu barriers in damascene interconnect structures
US20070252277A1 (en) Semiconductor devices and fabrication method thereof
KR20100107604A (ko) 배선 구조물 및 이의 형성 방법
JP2003332418A (ja) 半導体装置及びその製造方法
US9466563B2 (en) Interconnect structure for an integrated circuit and method of fabricating an interconnect structure
TW202121588A (zh) 半導體裝置
US20060043588A1 (en) Semiconductor device including a low-k metallization layer stack for enhanced resistance against electromigration
US10832946B1 (en) Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
CN106876325B (zh) 互连结构及其形成方法
CN103456681B (zh) 用于后段半导体器件加工的方法和装置
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
US20230253247A1 (en) Interconnect structure with dielectric cap layer and etch stop layer stack
CN106876324A (zh) 互连结构的形成方法
TW202211332A (zh) 互連結構及其形成方法
US7741216B2 (en) Metal line of semiconductor device and method for forming the same
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US10763160B1 (en) Semiconductor device with selective insulator for improved capacitance
US20060226549A1 (en) Semiconductor device and fabricating method thereof
CN104701248A (zh) 用于半导体器件的互连结构
CN103545244A (zh) 大马士革结构的制作方法
CN102956539B (zh) 铜互连结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170620

RJ01 Rejection of invention patent application after publication