CN103545244A

CN103545244A - 大马士革结构的制作方法

Info

Publication number: CN103545244A
Application number: CN201210238207.3A
Authority: CN
Inventors: 王冬江; 周俊卿; 张海洋
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2012-07-10
Filing date: 2012-07-10
Publication date: 2014-01-29

Abstract

一种大马士革结构的制作方法，包括：在半导体衬底上依次形成介电层、第一硬掩模层、具有第一开口的图形化的第二硬掩模层、第三硬掩模层及具有第二开口的图形化的光刻胶层；以图形化的光刻胶层为掩模进行刻蚀，形成图形化的第三硬掩模层，其具有暴露出部分第一硬掩模层的第三开口；去除图形化的光刻胶层，以图形化的第三硬掩模层为掩模进行刻蚀，形成通孔；去除图形化的第三硬掩模层，以图形化的第二硬掩模层为掩模进行刻蚀，形成沟槽。在灰化去除图形化的光刻胶层时，介电层仍被第一硬掩模层覆盖，因此，含氧的灰化气体无法进入介电层中，防止了含氧的灰化气体使介电层的成分、结构发生变化，使介电层的介电常数不会增大。

Description

大马士革结构的制作方法

技术领域

本发明涉及半导体制造领域，特别涉及一种大马士革结构的制作方法。

背景技术

在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制RC（resistance capacitance）延迟继续减小的主要因素。

在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为与铝相比，铜具有较小的电阻值，采用金属铜互连线可减小RC延迟；另一方面，低介电常数绝缘材料被用作金属层之间的介电层的主要成分，减少了金属层之间的寄生电容，在实际应用中，我们一般将低介电常数绝缘材料称为低k介电材料。利用大马士革工艺形成的大马士革结构广泛应用于生产线后端（back end of line，BEOL）的半导体结构中。为了减小集成电路的RC延迟，提高集成电路的RC性能，随着半导体技术的发展，大马士革结构中的介电层材料从氧化硅替换为低k（一种介电常数）介电材料，又从低k介电材料替换为超低k介电材料。

下面就一种大马士革的制作方法作大体介绍：

如图1所示，提供半导体衬底1，半导体衬底1内形成有金属导电层2，在半导体衬底1上形成介电层3，介电层3为低k介电层或超低k介电层。

如图2所示，在介电层3上形成硬掩模层4，硬掩模层4的材料可为金属。在硬掩模层4上形成第一图形化的光刻胶层5，第一图形化的光刻胶层5用于定义出大马士革结构中沟槽（Trench）的位置。

如图3所示，以图2中的第一图形化的光刻胶层5为掩模刻蚀硬掩模层4，去除未被第一图形化的光刻胶层5遮盖的硬掩模层4，在硬掩模层4中定义出沟槽的位置。然后灰化去除残余的第一图形化的光刻胶层5（参见图2）。

如图4所示，在图形化后的硬掩模层4上形成第二图形化的光刻胶层6，第二图形化的光刻胶层6用于定义出大马士革结构中通孔（Via）的位置。

如图5所示，以第二图形化的光刻胶层6为掩模，刻蚀介电层3，形成通孔7。

如图6所示，灰化去除图5中的第二图形化的光刻胶层6，灰化气体包括O₂。

如图7所示，以图形化后的硬掩模层4为掩模刻蚀介电层3，形成沟槽8和通孔7a。

如图8所示，去除图7中图形化后的硬掩模层4，向图7中的沟槽8和通孔7a内填充铜，形成大马士革结构，填充有铜的通孔7a对应形成插栓，填充有铜的沟槽8对应形成互连线。

继续参图5所示，在灰化去除第二图形化的光刻胶层6时，半导体衬底1中已形成的通孔7会暴露在由灰化气体产生的等离子体环境中，使大马士革结构所在集成电路的RC延迟增大。

发明内容

本发明要解决的技术问题是灰化去除用于定义大马士革结构中通孔的图形化光刻胶层时，防止已形成的通孔暴露在由灰化气体产生的等离子体环境中。

为解决上述问题，本发明提供了一种大马士革结构的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成介电层；

在所述介电层上形成第一硬掩模层；

在所述第一硬掩模层上形成图形化的第二硬掩模层，所述图形化的第二硬掩模层中形成有暴露出部分所述第一硬掩模层的第一开口；

在所述第一硬掩模层及图形化的第二硬掩模层上形成第三硬掩模层；

在所述第三硬掩模层上形成图形化的光刻胶层，所述图形化的光刻胶层中形成有第二开口，所述第二开口位于所述第一开口正上方，且所述第二开口的宽度不大于所述第一开口；

以所述图形化的光刻胶层为掩模进行刻蚀，形成图形化的第三硬掩模层，所述图形化的第三硬掩模层中形成有暴露出部分所述第一硬掩模层的第三开口；

去除所述图形化的光刻胶层，以所述图形化的第三硬掩模层为掩模进行刻蚀，在所述介电层中形成大马士革结构的通孔；

去除所述图形化的第三硬掩模层，以所述图形化的第二硬掩模层为掩模进行刻蚀，在所述介电层中形成大马士革结构的沟槽，所述沟道与所述通孔连通。

可选地，所述介电层至少包括低k介电材料、超低k介电材料中的一种。

可选地，所述第一硬掩模层的材料为氧化硅。

可选地，所述第二硬掩模层的材料为金属。

可选地，所述金属为TiN、Al或Gr。

可选地，所述第三硬掩模层的材料为氧化硅、氮化硅、掺氮的碳化硅或金属。

可选地，所述金属为TiN、Al或Gr。

可选地，利用旋涂法形成所述第三硬掩模层，所述第三硬掩模层覆盖在所述第一硬掩模层上方并填充在所述第一开口内。

可选地，利用化学气相沉积、物理气相沉积或原子层沉积法形成所述第三硬掩模层，所述第三硬掩模层覆盖在所述第一硬掩模层上方并覆盖在所述第一开口的底壁及侧壁上。

可选地，形成所述第三硬掩模层之后并在形成所述图形化的光刻胶层之前，在所述第三硬掩模层上形成底部材料层、位于所述底部材料层上的中间材料层，所述底部材料层为近无摩擦的碳涂层，所述中间材料层为底部抗反射涂层。

可选地，所述形成图形化的第三硬掩模层的方法包括：以所述图形化的光刻胶层为掩模进行刻蚀，去除所述第二开口下方的中间材料层、底部材料层、第三硬掩模层及部分第一硬掩模层。

与现有技术相比，本发明具有以下优点：

本发明提供了一种大马士革结构的制作方法，包括：在半导体衬底上依次形成介电层、第一硬掩模层、具有第一开口的图形化的第二硬掩模层、第三硬掩模层及具有第二开口的图形化的光刻胶层；以图形化的光刻胶层为掩模进行刻蚀，形成图形化的第三硬掩模层，图形化的第三硬掩模层中形成有暴露出部分第一硬掩模层的第三开口；去除图形化的光刻胶层，以图形化的第三硬掩模层为掩模进行刻蚀，形成通孔；去除图形化的第三硬掩模层，以图形化的第二硬掩模层为掩模进行刻蚀，形成沟槽。在灰化去除图形化的光刻胶层时，介电层仍被第一硬掩模层覆盖，因此，含氧的灰化气体无法进入介电层中，防止了含氧的灰化气体使介电层的成分、结构发生变化，使介电层的介电常数不会增大，进而使大马士革结构所在集成电路的RC延迟不会增大。

附图说明

图1至图8是一种大马士革结构在不同制作阶段过程的剖视图；

图9是本发明的一个实施方式中大马士革结构的制作流程图；

图10至图25是本发明的一个实施例中大马士革结构在不同制作阶段过程中的剖视图。

具体实施方式

发明人对背景技术中介绍的大马士革结构制作方法进行分析得知，造成大马士革结构所在集成电路RC延迟增大的原因如下：灰化去除用于定义大马士革结构中通孔的图形化光刻胶层时，介电层中已形成的通孔会暴露在由灰化气体产生的等离子体环境中，含氧的灰化气体会使介电层的成分、结构发生变化，即灰化气体会损耗介电层中的碳，使介电层具有亲水性（hydrophilic），从而导致介电层的介电常数增大。尤其是当介电层的材质为多孔的低k介电材料时，这种后果更为严重。显然，这不利于减小集成电路的RC延迟。

下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。

图9是本发明的一个实施方式中大马士革结构的制作流程图，图10至图25是本发明的一个实施例中大马士革结构在不同制作阶段过程中的剖视图，下面将图10至图25与图9结合起来对本发明进行详细说明。

首先执行图9中的步骤S1：提供半导体衬底，在半导体衬底上形成介电层。

如图10所示，提供半导体衬底10，其可以是单晶硅（monocrystalline）衬底，也可以是绝缘体上硅（silicon on insulator）衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。半导体衬底10中可已形成多个半导体元件，如晶体管（transistor）、电容器（capacitor）、整流器（rectifier）等。

在本实施例中，半导体衬底10还包括介电层11、形成在介电层11内的金属导电层12以及位于金属导电层12上方的阻挡层13。其中，介电层11的形成工艺可为化学气相沉积（CVD）、物理气相沉积（PVD）等等，其材质可为常见的低k（小于3.9而不小于2.55）介电材料，如SiO₂、SiOF、SiCOH、SiO、SiCO或SiCON等等，其材质还可以为常见的超低k（小于2.55）介电材料，如黑钻石等。金属导电层12的形成工艺可为电镀（electro-deposition）。阻挡层13不仅可防止金属导电层12扩散到上方后续形成的介电层上，还可起到刻蚀停止层的作用。在一个实施例中，金属导电层12的材料为铜，阻挡层13的材料为氧化硅、氮化硅、碳化硅或氮氧化硅等等。

在半导体衬底10上形成介电层14，介电层14的材料至少包括低k介电材料、超低k介电材料中的一种，且介电层14可由一层或多层介电层堆叠而成。所谓低k介电层是由介电常数小于3.9而不小于2.55的介电材料构成，所谓超低ｋ介电层是由介电常数小于2.55的介电材料构成。介电层14可以是SiO₂、SiOF、SiCOH、SiO、SiCO或SiCON等低k介电层，也可以是黑钻石等超低ｋ介电层。在一个实施例中，介电层14的材料为SiCOH，其厚度为

接着执行图9中的步骤S2：在介电层上形成第一硬掩模层。

如图11所示，在介电层14上形成第一硬掩模层15，其形成方法可为常见的化学气相沉积（CVD）工艺。在一个实施例中，第一硬掩模层15的材料为氧化硅，其厚度为

接着执行图9中的步骤S3：在第一硬掩模层上形成图形化的第二硬掩模层，图形化的第二硬掩模层中形成有暴露出部分第一硬掩模层的第一开口。

继续参图11所示，在第一硬掩模层15上形成图形化的第二硬掩模层16，图形化的第二硬掩模层16中形成有暴露出部分第一硬掩模层15的第一开口17，第一开口17用于定义大马士革结构中沟槽的位置。

在一个实施例中，图形化的第二硬掩模层16的形成方法包括：在第一硬掩模层15上形成第二硬掩模层（未图示），在第二硬掩模层上形成光刻胶层（未图示），对光刻胶层进行曝光、显影，以形成图形化的光刻胶层，以图形化的光刻胶层为掩模对第二硬掩模层进行刻蚀，在第二硬掩模层中形成暴露出部分第一硬掩模层15的第一开口17。

第二硬掩模层的材料可以是氧化硅或氮化硅、氮氧化硅、碳化硅等常用的掩模材料，但随着半导体器件尺寸不断缩小，获得特征尺寸逐渐缩小的沟槽变得越来越困难，且仅使用上述掩模材料会导致沟槽的形貌不佳。因此，需探索一种新的掩模材料。金属硬掩模（metal hard mask）是一种很好的掩模材料，将它应用于大马士革工艺中可为大马士革结构中的沟槽提供更佳的形貌控制。故在本发明的优选实施例中，第二硬掩模层的材料为金属，所述金属为TiN、Al或Gr。在一个实施例中，图形化的第二硬掩模层16的厚度为

接着执行图9中的步骤S4：在第一硬掩模层及图形化的第二硬掩模层上形成第三硬掩模层。

第三硬掩模层的形成方法有多种，包括化学气相沉积（CVD）、物理气相沉积（PVD）、原子层沉积（ALD）或旋涂法等等。第三硬掩模层的材料可以是氧化硅、氮化硅、掺氮的碳化硅或金属，所述金属为TiN、Al或Gr。

在一个实施例中，如图12所示，利用旋涂法在第一硬掩模层15及图形化的第二硬掩模层16上形成第三硬掩模层18，第三硬掩模层18覆盖在图形化的第二硬掩模层16上且填充在图11中的第一开口17内。

在另一个实施例中，如图13所示，利用化学气相沉积、物理气相沉积或原子层沉积法在第一硬掩模层15及图形化的第二硬掩模层16上形成第三硬掩模层18，第三硬掩模层18覆盖在图形化的第二硬掩模层16上并覆盖在图11中的第一开口17的底壁及侧壁上，在一个实施例中，第三硬掩模层18的厚度为

接着执行图9中的步骤S5：在第三硬掩模层上形成图形化的光刻胶层。

如图14（与图12相对应）及图15（与图13相对应）所示，在第三硬掩模层18上形成图形化的光刻胶层19，图形化的光刻胶层19中形成有第二开口20，第二开口20用于定义大马士革结构中通孔的位置。第二开口20位于图11中第一开口17的正上方，且第二开口20的宽度不大于第一开口17的宽度。换言之，第二开口20在第一硬掩模层15上的投影与第一开口17在第一硬掩模层15上的投影重叠。在本实施例中，第二开口20的宽度与第一开口17相等，换言之，大马士革结构中沟槽的宽度与通孔相等。在其它实施例中，第二开口20的宽度小于第一开口17（未图示）。

在一个实施例中，形成图形化的光刻胶层19之前，在第三硬掩模层18上形成底层材料层21、位于底层材料层21上的中间材料层22。当第三硬掩模层18以图12所示方式形成时，底层材料层21覆盖在第三硬掩模层18上；当第三硬掩模层18以图13所示方式形成时，底层材料层21覆盖在第三硬掩模层18上且填充在图11中的部分第一开口17内。

在一个实施例中，底层材料层21的材料是近无摩擦碳涂层（NFC），其厚度为

可利用旋涂法形成底层材料层21，然后对其进行软烘。底层材料层21可起到图形传输的作用，在刻蚀过程中图形调制尺寸；另外，底层材料层21的流动性能非常好，当第三硬掩模层18以图13所示方式形成时，底层材料层21可将图11中的部分第一开口17填平，并形成非常平整的表面，使光刻效果更佳。

中间材料层22是底部抗反射涂层（bottom anti-reflective coating，简称BARC）。在一个实施例中，中间材料层22的厚度为

图形化的光刻胶层19的厚度为

可利用旋涂法形成光刻胶层及中间材料层22，然后对其进行软烘。

接着执行图9中的步骤S6：以图形化的光刻胶层为掩模进行刻蚀，形成图形化的第三硬掩模层，图形化的第三硬掩模层中形成有暴露出部分第一硬掩模层的第三开口。

如图16（与图14相对应）及图17（与图15相对应）所示，以图形化的光刻胶层19为掩模进行刻蚀，形成图形化的第三硬掩模层18a，图形化的第三硬掩模层18a中形成有暴露出部分第一硬掩模层15的第三开口23，第三开口23用于定义大马士革结构中通孔的位置。本实施例中，图14及图15中第二开口20的宽度与图11中第一开口17的宽度相等，因此，第三开口23的宽度也与第一开口17的宽度相等，且此步骤之后，第三开口23的侧壁没有第三硬掩模层18a残留。在其它实施例中，图14及图15中第二开口20的宽度小于图11中第一开口17，因此，第三开口23的宽度也小于第一开口17，这样此步骤之后，第三开口23的侧壁有第三硬掩模层18a残留。

当图形化的光刻胶层19下方还形成有底层材料层21及中间材料层22时，结合图14及图15所示，图形化第三硬掩模层18时，可利用碳氟气体（如CF₄、CHF₃、CH₂F₂、C₄F₈、C₄F₆）和/或含氯气体（如Cl₂、BCl₃）将第二开口20正下方的中间材料层22、底层材料层21及第三硬掩模层18被去除。

在一个实施例中，图形化第三硬掩模层18时，为了确保第二开口20正下方的第一硬掩模层15上没有底层材料层21残留，以防止影响后续步骤S7的刻蚀效果，去除第二开口20下方的第三硬掩模层18之后，还去除第二开口20下方的部分第一硬掩模层15，且需保证介电层14仍被第一硬掩模层15覆盖。

形成图形化的第三硬掩模层18a之后，介电层14仍被第一硬掩模层15覆盖。

接着执行图9中的步骤S7：去除图形化的光刻胶层，以图形化的第三硬掩模层为掩模进行刻蚀，在介电层中形成通孔。

如图18（与图16相对应）及图19（与图17相对应）所示，去除图16及图17中的图形化的光刻胶层19。当图形化的光刻胶层19下方还形成有底层材料层21及中间材料层22时，在此步骤中也将底层材料层21及中间材料层22去除。可利用灰化工艺将图形化的光刻胶层19去除，灰化气体包括O₂。灰化去除图形化的光刻胶层19时，介电层14仍被第一硬掩模层15覆盖。因此，含氧的灰化气体无法进入介电层14中，防止了含氧的灰化气体使介电层的成分、结构发生变化，使介电层的介电常数不会增大，进而使大马士革结构所在集成电路的RC延迟不会增大。

如图20（与图18相对应）及图21（与图19相对应）所示，以图形化的第三硬掩模层18a为掩模进行刻蚀，在介电层14中形成通孔24。可利用CF₄及O₂来形成通孔24。

接着执行图9中的步骤S8：去除图形化的第三硬掩模层，以图形化的第二硬掩模层为掩模进行刻蚀，在介电层中形成沟槽。

图22是图23沿1-1方向的剖视图，结合图22及图23所示，去除图20及图21中图形化的第三硬掩模层18a。以图形化的第二硬掩模层16为掩模进行刻蚀，在介电层14中形成沟槽25，在形成沟槽25的同时，通孔24下方的介电层14也被去除，直至暴露出阻挡层13，形成通孔24a。沟槽25与通孔24a连通，在本实施例中，用于定义大马士革结构中通孔的第二开口20（参图14及图15所示）及第三开口23（参见图16及图17）的宽度与用于定义大马士革结构中沟槽的第一开口17（参见图11）的宽度相等，因此，沟槽25与通孔24a宽度相等。

在另一个实施例中，进行步骤S7之后形成的通孔暴露出下方的阻挡层13（未图示），即步骤S7中形成的通孔即为通孔24a，这样，在进行步骤S8时，通孔24a下方的阻挡层13防止下方的金属导电层12被刻蚀。

如图24所示，去除暴露在沟槽25与通孔24a中的阻挡层13，使阻挡层13下方的金属导电层12暴露在沟槽25与通孔24a中。

如图25所示，去除图24中图形化的第二硬掩模层16及第一硬掩模层15，接着，可沉积扩散阻挡层（未图示），使扩散阻挡层覆盖在图24中的通孔24a的底部及侧壁上。然后，向图24中的沟槽25、通孔24a内填充导电金属26，如铜，使导电金属26充满沟槽25、通孔24a并覆盖在介电层14上方，接着对导电金属26进行CMP处理，即可形成大马士革结构。

综上所述，与现有技术相比，本发明具有以下优点：

上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims

1.一种大马士革结构的制作方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上形成介电层；

在所述介电层上形成第一硬掩模层；

2.根据权利要求1所述的方法，其特征在于，所述介电层至少包括低k介电材料、超低k介电材料中的一种。

3.根据权利要求1所述的方法，其特征在于，所述第一硬掩模层的材料为氧化硅。

4.根据权利要求1所述的方法，其特征在于，所述第二硬掩模层的材料为金属。

5.根据权利要求4所述的方法，其特征在于，所述金属为TiN、Al或Gr。

6.根据权利要求1所述的方法，其特征在于，所述第三硬掩模层的材料为氧化硅、氮化硅、掺氮的碳化硅或金属。

7.根据权利要求6所述的方法，其特征在于，所述金属为TiN、Al或Gr。

8.根据权利要求1所述的方法，其特征在于，利用旋涂法形成所述第三硬掩模层，所述第三硬掩模层覆盖在所述第一硬掩模层上方并填充在所述第一开口内。

9.根据权利要求1所述的方法，其特征在于，利用化学气相沉积、物理气相沉积或原子层沉积法形成所述第三硬掩模层，所述第三硬掩模层覆盖在所述第一硬掩模层上方并覆盖在所述第一开口的底壁及侧壁上。

10.根据权利要求8或9所述的方法，其特征在于，形成所述第三硬掩模层之后并在形成所述图形化的光刻胶层之前，在所述第三硬掩模层上形成底部材料层、位于所述底部材料层上的中间材料层，所述底部材料层为近无摩擦的碳涂层，所述中间材料层为底部抗反射涂层。

11.根据权利要求10所述的方法，其特征在于，所述形成图形化的第三硬掩模层的方法包括：以所述图形化的光刻胶层为掩模进行刻蚀，去除所述第二开口下方的中间材料层、底部材料层、第三硬掩模层及部分第一硬掩模层。