CN103000568A

CN103000568A - 一种金属互连层制作方法

Info

Publication number: CN103000568A
Application number: CN2011102738774A
Authority: CN
Inventors: 张海洋; 周俊卿
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-09-15
Filing date: 2011-09-15
Publication date: 2013-03-27

Abstract

本发明提供了一种金属互连层制作方法，该方法在形成沟槽的第二low-k ILD下方加入高介电系数ILD，利用高介电系数ILD的晶格结构较为紧密，密度和硬度都大于low-k ILD的性质，在避免增加第一low-k ILD高度并造成EM failure问题的前提下，改善了由于刻蚀和PVD过程在沟槽底部low-k ILD损伤和微型凹陷的问题。

Description

一种金属互连层制作方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种金属互连层制作方法。

背景技术

当今半导体工艺制造的半导体芯片的面积越来越小，同时，同一半导体芯片上集成的半导体器件的尺寸越来越小，数量越来越多。半导体器件由金属互连层连接形成半导体电路，实现所述半导体器件之间的信号传输。所述金属互连层是由高密度的金属线路和所述金属线路之间的层间介质(Inter-Layer Dielectric，ILD)共同组成。金属互连层的电阻电容延迟现象(Resistance Capacitance Delay，RC Delay)使得半导体电路的信号传输速率下降，降低半导体器件的工作速度。

半导体电路的信号传输速率取决于金属互连层的寄生电阻(ParasiticResistance，R)与寄生电容(Parasitic Capacitance，C)两者乘积。其中，寄生电阻问题在于金属铝作为金属线路的电阻大，因此必须使用低电阻、高传导率的材料作为金属线路。现有技术中，普遍采用金属铜取代金属铝作为金属线路，因为金属铜比金属铝有更高的传导性、更低的电阻，可以解决寄生电阻问题。

寄生电容与ILD的介电系数k成正比，当k越小，寄生电容就越小。半导体工艺中一直作为ILD的二氧化硅(SiO₂)的介电系数约为3.9～4.5。随着半导体工艺的不断进步，二氧化硅逐渐接近应用极限，为了减小通过金属线路传输的电流相互作用引发的半导体器件相互间的信号干扰，互相干扰，提升半导体电路的信号传输速度和半导体器件的工作速度，开始用低介电系数材料的ILD(low-k ILD)取代传统二氧化硅的ILD。现有技术普遍采用二氧化硅中掺杂碳原子的方法，增大二氧化硅原子间空隙，使二氧化硅的晶格结构变得疏松，将其介电系数降低到3以下，或者用介电系数小于3的黑钻石(BD)材料作为low-k ILD。

现有技术中采用大马士革工艺法制作金属互连层，先在某一金属互连层100上方沉积low-k ILD 101，在low-k ILD 101中分别刻蚀出沟槽103和通孔102，其中，沟槽103位于通孔102上方，然后在沟槽103和通孔102表面沉积扩散阻挡层和铜籽晶层(图中未画出)，最后将金属铜填充于沟槽103和通孔102中并对金属铜表面进行抛光，以沟槽103中形成金属衬垫和通孔102形成的金属线共同作为金属线路，如图1所示。

众所周知low-k ILD材料所具有的低介电系数特性很大程度上是由其晶体结构决定的，low-k ILD相比高介电系数ILD的晶格结构较为疏松，其密度和硬度都要小于高介电系数ILD。因此，对采用low-k ILD的金属互连层制造工艺，刻蚀沟槽103所用的干法刻蚀中，对low-k ILD 101的离子轰击，以及在沟槽103中物理气象沉积(PVD)扩散阻挡层和铜籽晶层的步骤，都会造成沟槽103底部的low-k ILD 101损伤和微型凹陷104，如图1所示，这些low-k ILD101损伤和微型凹陷104减小沟槽103底部到low-k ILD 101底部之间的距离，实验表明，沟槽103底部到low-k ILD101底部之间的距离减小会加重芯片集成交感(chip package interaction CPI)效应，影响半导体器件的可靠性。如果增加low-k ILD 101厚度的方法加大沟槽103底部到low-kILD 101底部之间的距离，则会由于low-k ILD 101厚度变大导致电迁移失效(EM failure)。因此，如何在避免电迁移失效的同时改善由于刻蚀和PVD过程在沟槽103底部的low-k ILD 101损伤和微型凹陷104，成为采用low-kILD的金属互连层制作的难点。

发明内容

有鉴于此，本发明解决的技术问题是：采用低介电系数层间介质的金属互连层制作中，如何在避免电迁移失效的同时改善沟槽底部低介电系数层间介质损伤和微型凹陷问题。

为解决上述问题，本发明的技术方案具体是这样实现的：

一种金属互连层制作方法，应用于采用低介电系数层间介质的金属互连层，提供具有的金属互连层的晶片，其特征在于，该方法还包括：

所述金属互连层上依次沉积由第一低介电系数层间介质、高介电系数层间介质和第二低介电系数层间介质组成的层间介质，所述高介电系数层间介质的介电系数大于第一和第二低介电系数层间介质；

第一刻蚀所述第二低介电系数层间介质、高介电系数层间介质和第一低介电系数层间介质形成通孔；

第二刻蚀所述第二低介电系数层间介质，以所述高介电系数层间介质为刻蚀停止层，在所述第二低介电系数层间介质中形成沟槽；

在所述沟槽和通孔中沉积扩散阻挡层和铜籽晶层后，填充生长金属铜；

化学机械研磨所述金属铜、扩散阻挡层和铜籽晶直到露出所述第二低介电系数介质层表面。

所述第一、第二低介电系数层间介质的介电系数范围是1.0到3.0；所述高介电系数层间介质的介电系数范围是大于3.0。

所述高介电系数层间介质是二氧化硅或氮化硅。

所述层间介质的厚度范围是500埃到5000埃。

所述高介电系数层间介质的厚度范围是所述层间介质总厚度的二十分之一到十分之一。

所述第二刻蚀是干法刻蚀。

所述第二刻蚀的终点用终点检测法确定。

所述第二刻蚀部分刻蚀所述高介电系数层间介质。

由上述的技术方案可见，本发明提出的金属互连层制作方法在形成沟槽的第二low-k ILD下方加入高介电系数ILD，利用高介电系数ILD的晶格结构较为紧密，密度和硬度都大于low-k ILD的性质，在避免增加第一low-k ILD高度并造成EM failure问题的前提下，改善了由于刻蚀和PVD过程在沟槽底部low-k ILD损伤和微型凹陷的问题。

附图说明

图1为现有技术中金属互连层的剖面结构示意图；

图2为本发明先刻蚀通孔的大马士革法金属互连层制作工艺流程图；

图3～图9为本发明先刻蚀通孔的大马士革法金属互连层制作的剖面示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

众所周知，现有的大马士革法金属互连层制作工艺按照通孔和沟槽的刻蚀先后顺序，分为先刻蚀通孔(via first)和先刻蚀沟槽(trench first)两种不同工艺流程。下面具体实施例一以先刻蚀通孔的大马士革法金属互连层制作工艺为例，对本发明提出的金属互连层制作方法进行详细说明。

具体实施例一

本发明先刻蚀通孔的大马士革法金属互连层制作的工艺流程图如图2所示，下面结合图3～图9所示本发明先刻蚀通孔的大马士革法金属互连层制作的剖面示意图每个步骤进行详细说明。

步骤201、图3为本发明金属互连层制作方法的步骤201的剖面结构示意图，如图3所示，在第一金属互连层300之上依次沉积氮化硅层301、第一low-k ILD 302、高介电系数ILD 303和第三low-k ILD 304。

图3中，最下方的第一金属互连层300为铜线，在此，仅以第一金属互连层300上方制作金属互连层为例对本发明提出的金属互连层刻蚀方法进行说明，所示第一金属互连层300在实际应用中可为任意一层金属互连层。第一金属互连层300上方的氮化硅层(Si₃N₄)301作为刻蚀停止层，其上方依次沉积的第一low-k ILD 302，高介电系数ILD 303和第二low-k ILD304，三者共同组成层间介质，后续步骤将在层间介质中制作金属互连层；第一low-kILD 302和第二low-k ILD 304是介电系数小于3的材料，例如掺杂碳原子的二氧化硅或BD。

本发明中沉积的第一low-k ILD 302、高介电系数ILD 303和第三low-kILD 304之间的位置关系和相对厚度的说明如下：第一low-k ILD 302位于最下方，后续步骤在第一low-k ILD 302中形成通孔和金属互连层，第二low-kILD 304位于最上方，后续步骤在第二low-k ILD 304中形成沟槽和金属衬垫；第一low-k ILD 302和第二low-k ILD 304之间是中间ILD303，中间ILD303的厚度范围是第一low-k ILD 302、高介电系数ILD 303和第三low-k ILD 304三者共同组成的层间介质总厚度的二十分之一到十分之一；层间介质的厚度范围是500埃到5000埃，例如：500埃、2000埃或5000埃；第一low-k ILD302和第二low-k ILD 304的介电系数范围是1.5到3.0之间，例如，1.5、2.0或3.0；高介电系数ILD 303是氮化硅或二氧化硅，所述高介电系数ILD 303的介电系数大于3.0。

步骤202，图4为本发明金属互连层刻蚀方法的步骤202的剖面结构示意图，如图4所示，在第二low-k ILD 304之上涂覆第一底部光阻层(BottomPhotoresist，BPR)405和沉积氧化硅层406作为掩膜层，在氧化硅层406表面涂覆第一BARC和第一光阻胶(PR)，并对第一PR进行曝光、显影，从而形成第一光刻图案407。

本步骤中在第二low-k ILD 304上方依次形成第一BPR 405、氧化硅层406和第一BARC(图中未画出)，最后在第一BARC上涂覆第一PR。其中，第一BARC用于减少在曝光过程中的光反射，在实际应用中可以省略。所述第一BPR 405和所述氧化硅层406作为掩膜层，共同用于在后续刻蚀过程中作为刻蚀沟槽的掩膜，传递第一光刻图案407，氧化硅层406用于保护第一BPR 405不受到曝光和显影过程的影响，保证第一BPR 405的完整性；此外掩膜层并不局限于所述第一BPR 405和所述氧化硅层406组成的结构，还可以用金属掩膜，例如：氮化钛，或者正硅酸乙酯(tetraethyl orthosilicate，TEOS)硬掩膜。

本步骤中的第一光刻图案407用来定义后续步骤中形成沟槽的位置和开口宽度。

步骤203，图5为本发明金属互连层制作方法的步骤203的剖面结构示意图，如图5所示，以第一光刻图案407为掩膜刻蚀依次刻蚀氧化硅层406和第一BPR 405组成的掩膜层，将第一光刻图案407传递到掩膜层，形成打开的掩膜层。

本步骤中，未被第一光刻图案407覆盖的氧化硅层406和第一BPR 405部分被去除，露出部分第二low-k ILD 304。

步骤204，图6为本发明金属互连层制作方法的步骤204的剖面结构示意图，如图6所示，将第一光刻图案407剥离后涂覆第二PR，对第二PR进行曝光、显影，从而形成第二光刻图案601。

具体来说，主要采用两种方法剥离第一光刻图案407也就是去除PR，第一，采用氧气(O₂)进行干法刻蚀，氧气与PR发生化学反应，可将PR去除；第二，还可采用湿法去胶法，例如，采用硫酸和双氧水的混合溶液可将PR去除。本步骤中，涂覆的第二PR的一部分位于掩膜层之上，第二PR的其他部分填充在露出的第二low-k ILD 304表面。

第二光刻图案601用来定义后续步骤中形成通孔的开口宽度。

步骤205，图7为本发明金属互连层制作方法的步骤205的剖面结构示意图，如图7所示，按照第二光刻图案601第一刻蚀层间介质形成通孔701。

本步骤中，氮化硅层301作为刻蚀的停止层，在第一刻蚀之后，通孔701底部的氮化硅层301并没有完全刻蚀掉，其残留部分会在后续步骤中去除。其中，所述第一刻蚀为干法刻蚀，第一刻蚀过程以第二光刻图案601为掩膜依次穿透第二low-k ILD 304，高介电系数ILD 303和第一low-k ILD302，最终停留在氮化硅层301上。第一刻蚀完成后还有剥离残留第二光刻图案601的步骤，具体方法可参照步骤204中关于剥离第一光刻图案的相关描述。

步骤206，图8为本发明金属互连层制作方法的步骤206的剖面结构示意图，如图8所示，将第二光刻图案601剥离后，以被传递了第一光刻图案的打开的掩膜层为掩膜，第二刻蚀第二low-k ILD 304直到露出高介电系数ILD 303，在第二low-k ILD 304中形成沟槽801。

本步骤中，第二刻蚀第二low-k ILD 304为干法刻蚀，以高介电系数ILD303为第二刻蚀的停止层，根据第二low-k ILD 304和高节点系数ILD 303的材料不同，可以用用终点检测法确定第二刻蚀的终点，此为现有技术，不再赘述。高介电系数ILD303位于第二low-k ILD 304下方，在第二刻蚀第二low-k ILD304时，由于高介电系数ILD 303相比第一low-k ILD 302的晶格结构更为紧密，其密度和硬度都更大，所以不容易在高介电系数ILD 303中形成损伤和微型凹陷，同时由于高介电系数ILD 303在层间介质中的比例仅有十分之一到二十分之一，对整体层间介质的介电系数的影响可以忽略。本步骤中，也可以在刻蚀穿透第二low-k ILD 304的基础上部分刻蚀高介电系数ILD 303，在两者之中形成沟槽801。

其中，第二刻蚀完成后还有去除残留掩膜层的步骤，具体方法为现有技术，此不再赘述。

步骤207，在通孔701和沟槽801中沉积扩散阻挡层后，在扩散阻挡层之上沉积铜籽晶层。

为了防止在后续步骤中沟槽801和通孔701中所沉积的金属铜落扩散至第二low-k ILD 304中，采用物理气相沉积(PVD)工艺沉积扩散阻挡层和铜籽晶层。

本步骤与步骤205同理，由于高介电系数ILD 303相比第一low-k ILD302的晶格结构更为紧密，其密度和硬度都更大，PVD的离子轰击也不容易在高介电系数ILD 303中形成损伤和微型凹陷。

步骤208，采用化学电镀工艺(ECP)在沟槽801和通孔701中生长金属铜。

步骤209，图9为本发明金属互连层制作方法的步骤209的剖面结构示意图，如图9所示，采用化学机械研磨工艺(CMP)将金属铜、铜籽晶层和扩散阻挡层(扩散阻挡层和铜籽晶层在图中未画出)抛光至第二low-k ILD304表面，在通孔701中形成金属互连层901，沟槽801中形成金属衬垫902。

至此，本发明提出的金属互连层制作流程结束。

由具体实施例一可见，本发明提出的金属互连层制作方法在形成沟槽的第二low-k ILD下方加入高介电系数ILD，利用高介电系数ILD的晶格结构较为紧密，密度和硬度都大于low-k ILD的性质，在避免增加第一low-k ILD高度并造成EM failure问题的前提下，改善了由于刻蚀和PVD过程在沟槽底部low-k ILD损伤和微型凹陷的问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种金属互连层制作方法，应用于采用低介电系数层间介质的金属互连层，提供具有的金属互连层的晶片，其特征在于，该方法还包括：

2.根据权利要求1所述的方法，其特征在于，所述第一、第二低介电系数层间介质的介电系数范围是1.0到3.0；所述高介电系数层间介质的介电系数范围是大于3.0。

3.根据权利要求1所述的方法，其特征在于，所述高介电系数层间介质是二氧化硅或氮化硅。

4.根据权利要求1所述的方法，其特征在于，所述层间介质的厚度范围是500埃到5000埃。

5.根据权利要求1或4所述的方法，其特征在于，所述高介电系数层间介质的厚度范围是所述层间介质总厚度的二十分之一到十分之一。

6.根据权利要求1所述的方法，其特征在于，所述第二刻蚀是干法刻蚀。

7.根据权利要求1所述的方法，其特征在于，所述第二刻蚀的终点用终点检测法确定。

8.根据权利要求1所述的方法，其特征在于，所述第二刻蚀部分刻蚀所述高介电系数层间介质。