CN104681483B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；对BD层的表面实施氧等离子体处理，以阻止在BD层上沉积TEOS层时BD层的表面吸附TEOS的气态成分形成气泡缺陷；在BD层上沉积TEOS层，并在TEOS层上沉积形成硬掩膜层，其中，BD层、TEOS层和硬掩膜层构成硬掩膜叠层结构；在多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；在铜金属互连沟槽和通孔中填充铜金属互连层。根据本发明，在多孔低k介电层上形成用于蚀刻多孔低k介电层以在其中形成用于填充铜金属互连层的铜金属互连沟槽和通孔的硬掩膜叠层结构时，可以避免在硬掩膜叠层结构中形成气泡缺陷。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种蚀刻多孔低k介电层之前避免在多孔低k介电层上形成的硬掩膜叠层结构中出现气泡缺陷的方法。
背景技术
在半导体器件的后段制程（BEOL）中，通常采用双大马士革工艺形成半导体器件中的铜金属互连层。
为了提高双大马士革工艺的实施精度，在形成用于填充铜金属互连层的铜金属互连结构之前，需要在多孔低k介电层上形成硬掩膜叠层结构。现有的硬掩膜叠层结构如图1A所示，在形成有前端器件的半导体衬底100上形成有自下而上层叠的蚀刻停止层101、多孔低k介电层102和硬掩膜叠层结构，所述硬掩膜叠层结构由自下而上层叠的缓冲层103和硬掩膜层104构成，其中，缓冲层103由自下而上层叠的Black Diamond（具有低介电常数的碳化硅，简称BD）层103a和TEOS（正硅酸乙酯）层103b构成，在后续研磨填充的铜互连金属时可以避免机械应力对多孔低k介电层102的多孔化结构造成损伤硬，掩膜层104由自下而上层叠的金属硬掩膜层104a和氧化物硬掩膜层104b构成，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度。
所述硬掩膜叠层结构是通过沉积工艺形成的，在多孔低k介电层102上沉积BD层103a之后，沉积TEOS层103b。由于BD层103a的表面会吸附TEOS的气态成分，因此，在TEOS层103b的沉积终止之后，在TEOS层103b和BD层103a之间的界面处形成气泡缺陷。在蚀刻多孔低k介电层102以在其中形成用于填充铜金属互连层的铜金属互连结构之后，存在气泡缺陷的位置容易受到后续实施的湿法清洗的腐蚀液的侵蚀，进而影响后续铜金属互连层的填充。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；对所述BD层的表面实施氧等离子体处理，以阻止在所述BD层上沉积TEOS层时所述BD层的表面吸附所述TEOS的气态成分形成气泡缺陷；在所述BD层上沉积所述TEOS层，并在所述TEOS层上沉积形成硬掩膜层，其中，所述BD层、所述TEOS层和所述硬掩膜层构成硬掩膜叠层结构。
进一步，所述氧等离子体处理的工艺参数为：O2的流量500-2000sccm，He的流量100-5000sccm，压力0.1-10.0Torr，功率100-3000W。
进一步，所述硬掩膜层由自下而上层叠的金属硬掩膜层和氧化物硬掩膜层构成。
进一步，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其组合。
进一步，所述氧化物硬掩膜层的构成材料包括SiO2或SiON，且相对于所述金属硬掩膜层的构成材料具有较好的蚀刻选择比。
进一步，形成所述硬掩膜层之后，还包括下述步骤：在所述多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；在所述铜金属互连沟槽和通孔中填充铜金属互连层。
进一步，形成所述铜金属互连沟槽和通孔包括：在所述硬掩膜层中形成用作所述沟槽的图案的第一开口，以露出所述缓冲层；在所述缓冲层和所述多孔低k介电层中形成用作所述通孔的图案的第二开口；以所述硬掩膜层为掩膜，同步蚀刻所述缓冲层和所述多孔低k介电层，以在所述多孔低k介电层中形成所述铜金属互连沟槽和通孔。
进一步，在所述蚀刻结束之后，还包括去除通过所述铜金属互连通孔露出的蚀刻停止层以及实施蚀刻后处理的步骤。
进一步，实施所述填充之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
进一步，实施所述填充之后，还包括执行化学机械研磨直至露出所述硬掩膜层的步骤。
根据本发明，在所述多孔低k介电层上形成用于蚀刻所述多孔低k介电层以在其中形成用于填充所述铜金属互连层的所述铜金属互连沟槽和通孔的硬掩膜叠层结构时，可以避免在所述硬掩膜叠层结构中形成气泡缺陷。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为在多孔低k介电层上形成现有的硬掩膜叠层结构之后的器件的示意性剖面图；
图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的蚀刻多孔低k介电层之前避免在多孔低k介电层上形成的硬掩膜叠层结构中出现气泡缺陷的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2F和图3来描述根据本发明示例性实施例的方法在蚀刻多孔低k介电层之前避免在多孔低k介电层上形成的硬掩膜叠层结构中出现气泡缺陷的方法的主要步骤。
参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，采用化学气相沉积工艺在半导体衬底200上依次形成蚀刻停止层201、多孔低k介电层202和BD层203a。
在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指在BEOL之前形成的器件，在此并不对前端器件的具体结构进行限定。
蚀刻停止层201的材料优选SiCN、SiC、SiN或BN，其作为后续蚀刻多孔低k介电层202以形成上层铜金属互连结构的蚀刻停止层的同时，可以防止下层铜金属互连线中的铜扩散到上层的介电质层（例如多孔低k介电层202）中。
多孔低k介电层202的形成包括以下步骤：在蚀刻停止层201上沉积低k介电层，其构成材料可以选自本领域常见的具有低k值（介电常数小于4.0）的材料，包括但不限于k值为2.6-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.8的HOSPTM（Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料）以及k值为2.65的SiLKTM（Dow Chemical公司制造的一种低介电常数材料）等等；采用紫外辐照或者加热等方法使低k介电层多孔化，以形成多孔低k介电层202，由于需要实施多孔化过程，因此，在沉积低k介电层的过程中，需要添加造孔剂前体，例如C10H16(ATRP)。
接着，如图2B所示，对BD层203a的表面实施氧等离子体处理205，以阻止后续沉积TEOS层时BD层203a的表面吸附TEOS的气态成分形成气泡缺陷。氧等离子体处理205的工艺参数为：O2的流量500-2000sccm，He的流量100-5000sccm，压力0.1-10.0Torr，功率100-3000W，其中，sccm代表立方厘米/分钟，Torr代表毫米汞柱。
接着，如图2C所示，在BD层203a上沉积TEOS层203b。所述沉积优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
TEOS层203b和BD层203a构成缓冲层203，以在后续研磨填充的铜金属互连层时可以避免机械应力对多孔低k介电层202的多孔化结构造成损伤。
接着，如图2D所示，在TEOS层203b上沉积形成硬掩膜层204。硬掩膜层204由自下而上层叠的金属硬掩膜层204a和氧化物硬掩膜层204b构成，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度，保证于硬掩膜层204中所需形成的全部沟槽图形的深度和侧壁轮廓的一致性，即先将具有不同特征尺寸的沟槽图案形成在氧化物硬掩膜层204b中，再以氧化物硬掩膜层204b为掩膜蚀刻金属硬掩膜层204a于硬掩膜层204中制作所需形成的沟槽图形。金属硬掩膜层204a的构成材料包括TiN、BN、AlN或者其任意的组合，优选TiN；氧化物硬掩膜层204b的构成材料包括SiO2、SiON等，且要求其相对于金属硬掩膜层204a的构成材料具有较好的蚀刻选择比。
硬掩膜层204和缓冲层203构成用于后续蚀刻多孔低k介电层202以在其中形成用于填充铜金属互连层的铜金属互连结构的硬掩膜叠层结构。
接着，如图2E所示，在多孔低k介电层202中形成铜金属互连结构206，并去除通过铜金属互连结构206露出的蚀刻停止层201，以使铜金属互连结构206与形成于半导体衬底200上的前端器件连通。
形成连通所述前端器件的铜金属互连结构206的工艺可以采用双大马士革工艺，例如一体化蚀刻（All-in-one Etch）工艺，其包括以下工艺步骤：
首先，在硬掩膜层204中形成用作铜金属互连结构206中的沟槽206a的图案的第一开口，以露出下方的缓冲层203。所述第一开口可以包括多个具有不同特征尺寸的图形，根据所需形成的图形的情况，需两次或多次实施沟槽206a的图案的构图过程，每次实施均包括以下步骤：在氧化物硬掩膜层204b上依次形成ODL层（有机介质层）、BARC层（底部抗反射涂层）和PR层（光刻胶层）；对PR层进行光刻、显影处理，以在PR层中形成沟槽206a的图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层和氧化物硬掩膜层204b，在氧化物硬掩膜层204b中形成沟槽206a的图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。最后，以在其中形成全部所需沟槽206a的图案的氧化物硬掩膜层204b为掩膜，蚀刻金属硬掩膜层204a，完成所述第一开口的制作。
接下来，在缓冲层203和多孔低k介电层202中形成用作铜金属互连结构206中的通孔206b的图案的第二开口，其也可以包括多个具有不同特征尺寸的图形。根据所需形成的图形的情况，需两次或多次实施通孔206b的图案的构图过程，每次实施均包括以下步骤：在半导体衬底200上依次形成ODL层、BARC层和PR层，覆盖所述第一开口；对PR层进行光刻、显影处理，以在PR层中形成通孔206b的图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层、缓冲层203和部分多孔低k介电层202，在缓冲层203和多孔低k介电层202中形成通孔206b的图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。
接下来，以硬掩膜层204为掩膜，采用一体化蚀刻的方法同步蚀刻缓冲层203和多孔低k介电层202，以在多孔低k介电层202中形成铜金属互连结构206，即同步形成铜金属互连结构206中的沟槽206a和通孔206b。所述一体化蚀刻于露出蚀刻停止层201时终止。
在本实施例中，采用干法蚀刻工艺实施所述蚀刻停止层201的去除。然后，在铜金属互连结构206中填充铜金属互连层之前，执行一蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。实施所述蚀刻后处理可以采用常规的湿法清洗工艺。
接着，如图2F所示，在铜金属互连结构206中形成铜金属互连层207。形成铜金属互连层207可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如电镀工艺及随后实施的化学机械研磨工艺。实施化学机械研磨的目的在于使铜金属互连层207的表面与硬掩膜层204的表面平齐。
形成铜金属互连层207之前，需在铜金属互连结构206的底部和侧壁上依次形成铜金属扩散阻挡层208和铜金属种子层209，铜金属扩散阻挡层208可以防止铜金属互连层207中的铜向多孔低k介电层202中的扩散，铜金属种子层209可以增强铜金属互连层207与铜金属扩散阻挡层208之间的附着性。形成铜金属扩散阻挡层208和铜金属种子层209可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，采用物理气相沉积工艺形成铜金属扩散阻挡层208，采用溅射工艺或者化学气相沉积工艺形成铜金属种子层209。铜金属扩散阻挡层208的材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，在多孔低k介电层202上形成用于蚀刻多孔低k介电层202以在其中形成用于填充铜金属互连层207的铜金属互连结构206的硬掩膜叠层结构时，可以避免在所述硬掩膜叠层结构中形成气泡缺陷。
参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；
在步骤302中，对BD层的表面实施氧等离子体处理，以阻止在BD层上沉积TEOS层时BD层的表面吸附TEOS的气态成分形成气泡缺陷；
在步骤303中，在BD层上沉积TEOS层，并在TEOS层上沉积形成硬掩膜层；
在步骤304中，在多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；
在步骤305中，在铜金属互连沟槽和通孔中填充铜金属互连层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；
对所述BD层的表面实施氧等离子体处理，以阻止在所述BD层上沉积TEOS层时所述BD层的表面吸附所述TEOS的气态成分形成气泡缺陷；
在所述BD层上沉积所述TEOS层，所述BD层和所述TEOS层构成缓冲层，并在所述TEOS层上沉积形成硬掩膜层，其中，所述缓冲层和所述硬掩膜层构成硬掩膜叠层结构。
2.根据权利要求1所述的方法，其特征在于，所述氧等离子体处理的工艺参数为：O2的流量500-2000sccm，He的流量100-5000sccm，压力0.1-10.0Torr，功率100-3000W。
3.根据权利要求1所述的方法，其特征在于，所述硬掩膜层由自下而上层叠的金属硬掩膜层和氧化物硬掩膜层构成。
4.根据权利要求3所述的方法，其特征在于，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其组合。
5.根据权利要求3所述的方法，其特征在于，所述氧化物硬掩膜层的构成材料包括SiO2或SiON，且相对于所述金属硬掩膜层的构成材料具有较好的蚀刻选择比。
6.根据权利要求1所述的方法，其特征在于，形成所述硬掩膜层之后，还包括下述步骤：在所述多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；在所述铜金属互连沟槽和通孔中填充铜金属互连层。
7.根据权利要求6所述的方法，其特征在于，形成所述铜金属互连沟槽和通孔包括：在所述硬掩膜层中形成用作所述沟槽的图案的第一开口，以露出所述缓冲层；在所述缓冲层和所述多孔低k介电层中形成用作所述通孔的图案的第二开口；以所述硬掩膜层为掩膜，同步蚀刻所述缓冲层和所述多孔低k介电层，以在所述多孔低k介电层中形成所述铜金属互连沟槽和通孔。
8.根据权利要求7所述的方法，其特征在于，在所述蚀刻结束之后，还包括去除通过所述铜金属互连通孔露出的蚀刻停止层以及实施蚀刻后处理的步骤。
9.根据权利要求6所述的方法，其特征在于，实施所述填充之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
10.根据权利要求6所述的方法，其特征在于，实施所述填充之后，还包括执行化学机械研磨直至露出所述硬掩膜层的步骤。
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