CN102403269A - 干法刻蚀第一金属层的方法 - Google Patents

干法刻蚀第一金属层的方法 Download PDF

Info

Publication number
CN102403269A
CN102403269A CN2011103889432A CN201110388943A CN102403269A CN 102403269 A CN102403269 A CN 102403269A CN 2011103889432 A CN2011103889432 A CN 2011103889432A CN 201110388943 A CN201110388943 A CN 201110388943A CN 102403269 A CN102403269 A CN 102403269A
Authority
CN
China
Prior art keywords
layer
etching
dielectric
carried out
dry etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011103889432A
Other languages
English (en)
Inventor
张瑜
黄君
李程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN2011103889432A priority Critical patent/CN102403269A/zh
Publication of CN102403269A publication Critical patent/CN102403269A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种干法刻蚀第一金属层的方法,该方法包括:提供一半导体基底;半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层,金属硬掩膜层、底部抗反射层和光刻胶层;光刻胶层进行图案化处理,形成图案化的光刻胶层;以图案化的光刻胶层为掩膜,对底部抗反射层和金属硬掩膜层进行刻蚀,形成进行主刻蚀的刻蚀窗口;对所述刻蚀窗口内的介电保护层和介电层进行干法刻蚀,所述刻蚀工艺采用C5F8、Ar和O2作为刻蚀气体,所述C5F8、Ar和O2的流量比为2.2∶50∶1-3∶50∶1,以使刻蚀停止在刻蚀阻挡层;对刻蚀阻挡层进行过刻蚀工艺,去除刻蚀阻挡层,形成铜金属层沟槽。

Description

干法刻蚀第一金属层的方法
技术领域
本发明涉及半导体器件的制造技术,特别是涉及一种干法刻蚀第一金属层的方法。
背景技术
随着对超大规模集成电路高集成度和高性能的需求逐渐增加,半导体技术向着65nm甚至更小特征尺寸技术发展,工艺的复杂程度不断增加,对刻蚀工艺提出了更高的要求。
现有技术的刻蚀方法包括以下步骤:
在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层、金属硬掩膜层、底部抗反射层和光刻胶(PR)层;
然后,对光刻胶层进行图案化处理,即根据所需转印的图形对光刻胶层进行曝光和显影,得到图案化的光刻胶层;
以图案化的光刻胶层为掩膜,对底部抗反射层和金属硬掩膜层进行刻蚀,形成后续进行主刻蚀的刻蚀窗口;
进行主刻蚀工艺,即通过常用的干法刻蚀方式依次对上述的介电保护层和介电层进行刻蚀,刻蚀停止在刻蚀阻挡层;
进行过刻蚀工艺,去除刻蚀阻挡层,形成所需的金属线沟槽。
然而,由于第一层金属层和形成在其下层的层间介质层的接触点(contact)相连,同时又需要填入铜作为连通导线,在进行主刻蚀工艺时,现有技术采用CF4、CHF3、Ar和O2作为刻蚀气体,有可能发生刻蚀阻挡层刻穿(Punch Through)的现象,即已经在主刻蚀步骤把刻蚀阻挡层刻蚀掉了,使得在过刻蚀步骤造成层间介质层(ILD)的刻蚀损耗较多,形成层间介质层凹槽(ILD recess),图1示出了通过现有技术的干法刻蚀方法形成的层间介质层凹槽(见虚线圈),进而造成后续工艺流程产生铜空洞的缺陷,最终对所形成的半导体器件的电学性能造成极大的不利影响。
发明内容
本发明的目的在于提供一种干法刻蚀第一金属层的方法,以避免对刻蚀阻挡层的刻穿现象,从而减少对层间介质层的损耗,以降低铜空洞的缺陷。
为解决上述技术问题,本发明提供一种具有金属硬掩膜的铜金属层的干法刻蚀方法,该方法包括:
提供一半导体基底;
在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层,金属硬掩膜层、底部抗反射层和光刻胶(PR)层;
对光刻胶层进行图案化处理,形成图案化的光刻胶层;
以图案化的光刻胶层为掩膜,对底部抗反射层和金属硬掩膜层进行刻蚀,形成进行主刻蚀的刻蚀窗口;
对所述刻蚀窗口内的介电保护层和介电层进行干法刻蚀,所述干法刻蚀采用C5F8、Ar和O2作为刻蚀气体,所述C5F8、Ar和O2的流量比为2.2∶50∶1~3∶50∶1,以使刻蚀停止在刻蚀阻挡层;
对刻蚀阻挡层进行过刻蚀工艺,去除刻蚀阻挡层,形成第一层铜金属层沟槽。
作为优选,所述C5F8的流量为15sccm~21sccm
作为优选,所述Ar的流量为300sccm~350sccm。
作为优选,所述O2的流量为5sccm~7sccm。
作为优选,所述对介电保护层和介电层进行干法刻蚀的时间为90~95s。
作为优选,所述对介电保护层和介电层的干法刻蚀在刻蚀反应腔内进行,所述刻蚀反应腔内的压力为90mt~100mt。
与现有技术相比,本发明在主刻蚀步骤中采用了C5F8、Ar和O2作为干法刻蚀气体,通过选择气体的比例、流量及控制处理时间,使得刻蚀停止在刻蚀阻挡层,不对刻蚀阻挡层进行刻蚀,从而有效地避免了过刻蚀现象,提高半导体器件的性能。
附图说明
图1为现有技术的干法刻蚀方法形成的层间介质层凹槽的电子显微照片;
图2为本发明的光刻定义图案后的示意图;
图3为本发明的底部抗反射层刻蚀完后的示意图;
图4为本发明的主刻蚀后的示意图;
图5为本发明的过刻蚀后的示意图。
图6为本发明的干法刻蚀第一金属层的方法形成的层间介质层凹槽的电子显微照片。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
本发明的核心思想在于,提供一种干法刻蚀第一金属层的方法,包括:提供一半导体基底;在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层,金属硬掩膜层、底部抗反射层和光刻胶(PR)层;对光刻胶层进行图案化处理,形成图案化的光刻胶层;以图案化的光刻胶层为掩膜,对底部抗反射层和金属硬掩膜层进行刻蚀,形成进行主刻蚀的刻蚀窗口;对所述刻蚀窗口内的介电保护层和介电层进行干法刻蚀,所述干法刻蚀采用C5F8、Ar和O2作为干法刻蚀气体,所述C5F8、Ar和O2的流量比为2.2∶50∶1~3∶50∶1,以使刻蚀停止在刻蚀阻挡层;对刻蚀阻挡层进行过刻蚀工艺,形成第一层铜金属层沟槽。
下面将结合剖面示意图对本发明的一种干法刻蚀第一金属层的方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
请参考图2,图2为本发明的光刻定义图案后的示意图。提供一半导体基底100,所述半导体基底是形成有器件层的硅片,器件层(未图示)通过金属接触点110与第一层金属层连接。
在半导体基底100上形成沉积刻蚀阻挡层101,用于确定刻蚀工艺的终点,所述刻蚀阻挡层101的主要成分可以是氮化硅(SiN)、碳化硅(SiC)、碳氧化硅(SiOC)或碳氮化硅(SiNC)等材料中的一种或其任意组合,所述刻蚀阻挡层101可采用化学气相沉积形成。
然后在所述刻蚀阻挡层101上形成介电层102用以镶嵌第一金属互连层,所述介电层102通常采用低介电常数(Low-K)材料,介电常数为2.5~3.7;所述介电层可采用化学气相沉积形成。
在介电层102上形成介电保护层103和金属硬掩膜层104,所述介电保护层103可以是由正硅酸乙酯(TEOS)形成的氧化硅层,即TEOS层;所述金属硬掩模层104的材料为Ta或Ti或W或TaN或TiN或WN。
在金属硬掩膜层104上沉积底部抗反射层105,在底部抗反射层105上涂覆光刻胶(PR)层106,对光刻胶层106进行曝光、显影从而在光刻胶层上形成沟槽图案;所述底部抗反射层105作为吸光层,其主要成分一般为SiON。
参照图3所示,以图案化的光刻胶层106为掩膜,刻蚀底部抗反射层105和金属硬掩膜层104,刻蚀停留在介电保护层103,去除光刻胶层106,在底部抗反射层105和金属硬掩膜层104内形成后续进行主刻蚀的刻蚀窗口107。
参照图4,对所述刻蚀窗口107内的介电保护层和介电层进行干法刻蚀,所述刻蚀工艺采用C5F8、Ar和O2作为干法刻蚀气体,所述C5F8、Ar和O2的流量比为2.2∶50∶1~3∶50∶1,刻蚀贯穿介电保护层103和介电层102后终止于刻蚀停止层101中,剩余一部分刻蚀停止层101以保护其下层的基底100的层间介质层不被过度消耗;所述C5F8的流量为15sccm~21sccm,所述Ar的流量为300sccm~350sccm,所述O2的流量为5sccm~7sccm,所述对介电保护层和介电层进行干法刻蚀的时间为90~95s;所述对介电保护层和介电层的干法刻蚀在刻蚀反应腔内进行,所述刻蚀反应腔内的压力为90mt~100mt。在本实施例中,所述C5F8的流量优选为18sccm,所述Ar的流量优选为300sccm,所述O2的流量优选为7sccm,所述对介电保护层和介电层的进行干法刻蚀的时间优选为92s;所述刻蚀反应腔内的压力优选为90mt。
参照图5,对剩余的一部分刻蚀阻挡层101进行过刻蚀工艺,去除刻蚀阻挡层,形成铜金属层沟槽108。
图6为C5F8的流量为18sccm,Ar的流量为300sccm,O2的流量为7sccm,干法刻蚀的时间为92s;压力为90mt时干法刻蚀方法形成的层间介质层凹槽(见虚线)电子显微照片。与图1对比,本发明实施例的干法刻蚀工艺所产生的层间介质层凹槽厚度大大减小,大大改善了铜空洞的现象,有效地提高了半导体器件的性能。
综上所述,本发明的一种干法刻蚀第一金属层的方法,通过采用C5F8、Ar和O2作为干法刻蚀气体并细化工艺参数,有效地避免了刻蚀阻挡层的过刻蚀现象,减少了过刻蚀步骤造成层间介质层(ILD)层的刻蚀损耗,从而有效改善铜空洞的缺陷。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种干法刻蚀第一金属层的方法,该方法包括:
提供一半导体基底;
在半导体基底上依次沉积刻蚀阻挡层、介电层、介电保护层,金属硬掩膜层、底部抗反射层和光刻胶层;
对光刻胶层进行图案化处理,形成图案化的光刻胶层;
以图案化的光刻胶层为掩膜,对底部抗反射层和金属硬掩膜层进行刻蚀,形成进行主刻蚀的刻蚀窗口;
对所述刻蚀窗口内的介电保护层和介电层进行干法刻蚀,所述干法刻蚀采用C5F8、Ar和O2作为刻蚀气体,所述C5F8、Ar和O2的流量比为2.2∶50∶1~3∶50∶1,以使刻蚀停止在刻蚀阻挡层;
对刻蚀阻挡层进行过刻蚀工艺,去除刻蚀阻挡层,形成第一层铜金属层沟槽。
2.根据权利要求1所述的方法,其特征在于,所述C5F8的流量为15sccm~21sccm。
3.根据权利要求1所述的方法,其特征在于,所述Ar的流量为300sccm~350sccm。
4.根据权利要求1所述的方法,其特征在于,所述O2的流量为5sccm~7sccm。
5.根据权利要求1所述的方法,其特征在于,所述对介电保护层和介电层进行干法刻蚀的时间为90~95s。
6.根据权利要求1所述的方法,其特征在于,所述对介电保护层和介电层的干法刻蚀在刻蚀反应腔内进行,所述刻蚀反应腔内的压力为90mt~100mt。
CN2011103889432A 2011-11-30 2011-11-30 干法刻蚀第一金属层的方法 Pending CN102403269A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011103889432A CN102403269A (zh) 2011-11-30 2011-11-30 干法刻蚀第一金属层的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011103889432A CN102403269A (zh) 2011-11-30 2011-11-30 干法刻蚀第一金属层的方法

Publications (1)

Publication Number Publication Date
CN102403269A true CN102403269A (zh) 2012-04-04

Family

ID=45885339

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011103889432A Pending CN102403269A (zh) 2011-11-30 2011-11-30 干法刻蚀第一金属层的方法

Country Status (1)

Country Link
CN (1) CN102403269A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881641A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法
CN102881583A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善双大马士革工艺中缺陷的方法
CN103377884A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 硬掩膜层结构及低k介质层刻蚀方法
CN103515222A (zh) * 2012-06-25 2014-01-15 中芯国际集成电路制造(上海)有限公司 顶层金属层沟槽的刻蚀方法
CN103681497A (zh) * 2012-09-04 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN104018215A (zh) * 2014-06-12 2014-09-03 中山大学 一种选择区域外延生长界面保护方法
CN104143528A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104241114A (zh) * 2013-06-09 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104347477A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104681483A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106206283A (zh) * 2016-07-27 2016-12-07 上海华虹宏力半导体制造有限公司 沟槽刻蚀方法及第一金属层制造方法
CN110739269A (zh) * 2019-10-25 2020-01-31 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN114758953A (zh) * 2022-06-13 2022-07-15 合肥晶合集成电路股份有限公司 金属刻蚀方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040106300A1 (en) * 2002-11-29 2004-06-03 Young Jung Woo Soft-landing etching method using doping level control
US20040235259A1 (en) * 2003-05-19 2004-11-25 Celii Francis Gabriel Via0 etch process for fram integration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040106300A1 (en) * 2002-11-29 2004-06-03 Young Jung Woo Soft-landing etching method using doping level control
US20040235259A1 (en) * 2003-05-19 2004-11-25 Celii Francis Gabriel Via0 etch process for fram integration

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377884A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 硬掩膜层结构及低k介质层刻蚀方法
CN103377884B (zh) * 2012-04-23 2016-02-03 中芯国际集成电路制造(上海)有限公司 硬掩膜层结构及低k介质层刻蚀方法
CN103515222A (zh) * 2012-06-25 2014-01-15 中芯国际集成电路制造(上海)有限公司 顶层金属层沟槽的刻蚀方法
CN103681497A (zh) * 2012-09-04 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN102881583A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善双大马士革工艺中缺陷的方法
CN102881641A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法
CN104143528B (zh) * 2013-05-09 2017-06-13 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104143528A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104241114A (zh) * 2013-06-09 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104241114B (zh) * 2013-06-09 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104347477A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104347477B (zh) * 2013-07-24 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104681483B (zh) * 2013-11-29 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104681483A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104018215A (zh) * 2014-06-12 2014-09-03 中山大学 一种选择区域外延生长界面保护方法
CN106206283A (zh) * 2016-07-27 2016-12-07 上海华虹宏力半导体制造有限公司 沟槽刻蚀方法及第一金属层制造方法
CN106206283B (zh) * 2016-07-27 2019-05-03 上海华虹宏力半导体制造有限公司 沟槽刻蚀方法及第一金属层制造方法
CN110739269A (zh) * 2019-10-25 2020-01-31 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN110739269B (zh) * 2019-10-25 2020-11-20 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN114758953A (zh) * 2022-06-13 2022-07-15 合肥晶合集成电路股份有限公司 金属刻蚀方法

Similar Documents

Publication Publication Date Title
CN102403269A (zh) 干法刻蚀第一金属层的方法
US6800550B2 (en) Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon
CN106537576B (zh) 整合式金属间隔垫与气隙互连
KR100787847B1 (ko) 유기 실리케이트 글라스의 이중 다마신 구조를 에칭하는 방법
US11011421B2 (en) Semiconductor device having voids and method of forming same
JP2003197738A (ja) 半導体装置のマスク層および二重ダマシーン相互接続構造
TW201535643A (zh) 半導體裝置及方法
CN107481969B (zh) 一种通孔的形成方法
US7772112B2 (en) Method of manufacturing a semiconductor device
CN113053805B (zh) 半导体结构的形成方法及半导体结构
CN102820254A (zh) 半导体集成电路的制作方法
KR20080030292A (ko) 반도체 소자의 금속 배선 형성 방법
JP4034115B2 (ja) 半導体装置の製造方法
CN104851835B (zh) 金属互连结构及其形成方法
US8084357B2 (en) Method for manufacturing a dual damascene opening comprising a trench opening and a via opening
US7015149B2 (en) Simplified dual damascene process
CN101295665A (zh) 一种喇叭状接触的制作方法
KR100778869B1 (ko) 반도체 소자의 콘택 형성 방법
CN110880475B (zh) 空气隙形成方法
KR100833424B1 (ko) 반도체 메모리 소자의 금속배선 제조방법
US20090023283A1 (en) Interconnection process
TWI840458B (zh) 半導體裝置及其製造方法
US9275873B2 (en) Masking process and structures formed thereby
TWI512894B (zh) 金屬內連線結構及其製程
CN102446814A (zh) 双镶嵌结构的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120404