CN102881641A - 一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法 - Google Patents
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Abstract
本发明提供一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法,包括沟槽刻蚀步骤、形成超低k介电绝缘层侧壁保护层步骤和形成暴露金属层的通孔步骤。本发明提供的方法能在1XDDALO刻蚀沟槽步骤中,既能保护了低k介电绝缘层的侧壁,也能增大了通孔底部的关键尺寸。
Description
技术领域
本发明涉及半导体制备刻蚀技术领域,尤其涉及一种改善40nm 1XDD(一倍设计规格)双大马士革结构中刻蚀通孔底部关键尺寸的方法。
背景技术
在40nm 1XDD(一倍设计规格)的双大马士革结构金属硬质掩模的超低k介电绝缘层(Ultra-low dielectric constant,ULK)在AIO(all in one)蚀刻工艺中,由于超低k介电绝缘层中含有大量的碳掺杂和多空结构,等离子体容易对超低k介电绝缘层造成损伤而产生扭结、弯曲(kink/bowing)等特定缺陷而不利于势垒及Cu后续填充而影响电性和良率。为了减少对超低k介电绝缘层的损伤,一般情况下在超低k介电绝缘层沟槽蚀刻后的开Via的步骤中,业界一般会采用以相对反应生成沉积物(Polymer-depo)密度较大的气体(如C4F8)为主的低压力高射频的等离子蚀刻步骤,但是这样造成的一个普遍的不好影响是最终通孔底部的关键尺寸(Via Bottom CD,VBCD)太小而不利形成。在超低k介电绝缘层AIO蚀刻中,VBCD小而影响电性是目前业界的一个难题。
发明内容
本发明针对现有技术中存在的问题,提供一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法。通过该方法在1XDD ALO刻蚀沟槽步骤中,既能保护了低k介电绝缘层的侧壁,也能增大了通孔底部的关键尺寸。
为了实现上述目的,本发明提供一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法,包括沟槽刻蚀步骤、形成超低k介电绝缘层侧壁保护层步骤和形成暴露金属层的通孔步骤;
提供复合结构,从下到上依次为金属互联层、氮氧化硅层、超低k介电绝缘层、氧化物层、氮化钛层;
所述沟槽刻蚀步骤,包括用比反应生成沉积物密度大的气体以低压高射频对复合结构进行等离子刻蚀形成沟槽,刻蚀至沟槽底部暴露出超低k介电绝缘层。
所述形成超低k介电绝缘层侧壁保护层步骤,包括使用以CO/N2为主的混合刻蚀气体以高压高频方式,吸收反应生成的F2并在沟道侧壁上形成一保护层。
所述形成暴露金属层的通孔步骤,包括使用非-聚合物形成气体(Non-polymer-former)以高压高低频混合射频对复合结构的的沟槽进行进一步刻蚀到设计深度,以形成暴露金属层的沟槽。
在本发明提供的一优选实施例中,其中所述形成暴露金属层的通孔步骤中不断通入CO/N2气体。
在本发明提供的一优选实施例中,其中所述比反应生成沉积物密度大的气体选用C3F8、C4F8、C5F8、C15F18中的一种或多种。
在本发明提供的一优选实施例中,其中所述非-聚合物形成气体选用CF4。
在本发明提供的一优选实施例中,其中所述沟槽刻蚀步骤中的压力为100mT,等离子刻蚀的频率为HF300/LF300。
在本发明提供的一优选实施例中,其中所述沟槽刻蚀步骤中刻蚀气体中的各组分含量比为C4F8:CF4:O2:N2:Ar=20:30:8:100:500。
在本发明提供的一优选实施例中,其中所述形成超低k介电绝缘层侧壁保护层步骤中的压力为300mT。
在本发明提供的一优选实施例中,其中所述形成超低k介电绝缘层侧壁保护层步骤中刻蚀气体的各组分含量比为CO:N2=200:150。
在本发明提供的一优选实施例中,其中所述形成暴露金属层的通孔步骤中的压力为60mT。
在本发明提供的一优选实施例中,其中所述形成暴露金属层的通孔步骤中刻蚀气体的各组分含量比为的CF4:CO:Ar=100:50:8:200。
本发明提供的方法能在1XDD ALO刻蚀沟槽步骤中,既能保护了低k介电绝缘层的侧壁,也能增大了通孔底部的关键尺寸。
附图说明
图1是本发明复合结构的结构示意图。
图2是复合结构形成沟槽后的结构示意图。
图3是沟槽内形成保护层后的结构示意图。
图4是通过本发明提供的方法最终形成结构的结构示意图。
具体实施方式
本发明根据超低k介电绝缘层特有的特性,提出既能保护了低k介电绝缘层的侧壁,又能增大了通孔底部的关键尺寸的方法。
以下通过实施例对本发明提供的改善方法做进一步详细说明以便更好理解本发明创造的内容,但实施例的内容并不限制本发明创造的保护范围。
整个改善40nm双大马士革结构刻蚀通孔底部关键尺寸包括沟槽刻蚀步骤、形成超低k介电绝缘层侧壁保护层步骤和形成暴露金属层的通孔步骤三部分。
如图1和2所示,首选进行沟槽刻蚀步骤,在从下到上依次为金属互联层1、氮氧化硅层2、超低k介电绝缘层3、氧化物层4、氮化钛层5,所述沟槽底部暴露出氧化物层的复合结构上进行沟槽刻蚀。用比反应生成沉积物密度大的气体(例如C4F8)以低压高射频对复合结构进行等离子刻蚀,刻蚀至沟槽底部暴露出超低k介电绝缘层。比反应生成沉积物密度大的气体选用C3F8、C4F8、C5F8、C15F18中的一种或多种。沟槽刻蚀步骤中的压力为100mT,等离子刻蚀的频率为HF300/LF300,沟槽刻蚀步骤中刻蚀气体中的各组分含量比为C4F8:CF4:O2:N2:Ar=20:30:8:100:500。
如图3所示,随后进行形成超低k介电绝缘层侧壁保护层步骤,包括使用以CO/N2为主的刻蚀气体以高压高频方式,在CO吸收主反应气体F2的同时,利用N2在已经开出的刻蚀的侧壁形成C-N保护层6,形成超低k介电绝缘层侧壁保护层步骤中的压力为300mT。
如图4所示,最后进行形成暴露金属层的通孔步骤,包括使用非-聚合物形成气体以高压高低频混合射频对复合结构的的沟槽进行进一步刻蚀到设计深度,以形成暴露金属层的沟槽。在达到得到较大VBCD的目的,同时在此步骤中加入CO/N2来保护ULK侧壁。非-聚合物形成气体选用CF4。形成超低k介电绝缘层侧壁保护层步骤中刻蚀气体的各组分含量比为CO:N2=200:150。所述形成暴露金属层的通孔步骤中的压力为60mT。形成暴露金属层的通孔步骤中刻蚀气体的各组分含量比为的CF4:CO:Ar=100:50:8:200。该过程中反应方程如下所示:
本发明提供的方法相比常规工艺可以在维持侧壁缺陷不变的情况下增加VBCD约3~5nm。
以上对本发明的具体实施例进行了详细描述,但其只是作为范例,本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言,任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此,在不脱离本发明的精神和范围下所作的均等变换和修改,都应涵盖在本发明的范围内。
Claims (10)
1.一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法,其特征在于,包括沟槽刻蚀步骤、形成超低k介电绝缘层侧壁保护层步骤和形成暴露金属层的通孔步骤;
提供复合结构,从下到上依次为金属互联层、氮氧化硅层、超低k介电绝缘层、氧化物层、氮化钛层;
所述沟槽刻蚀步骤,包括用比反应生成沉积物密度大的气体以低压高射频对复合结构进行等离子刻蚀形成沟槽,刻蚀至沟槽底部暴露出超低k介电绝缘层;
所述形成超低k介电绝缘层侧壁保护层步骤,包括使用以CO/N2为主的混合刻蚀气体以高压高频方式,吸收反应生成的F2并在沟道侧壁上形成一保护层;
所述形成暴露金属层的通孔步骤,包括使用非-聚合物形成气体以高压高低频混合射频对复合结构的的沟槽进行进一步刻蚀到设计深度,以形成暴露金属层的沟槽。
2.根据权利要求1所述的方法,其特征在于,所述形成暴露金属层的通孔步骤中不断通入CO/N2气体。
3.根据权利要求1所述的方法,其特征在于,所述比反应生成沉积物密度大的气体选用C3F8、C4F8 、C5F8、C15F18中的一种或多种。
4.根据权利要求1所述的方法,其特征在于,所述非-聚合物形成气体选用CF4。
5.根据权利要求1所述的方法,其特征在于,所述沟槽刻蚀步骤中的压力为100 mT,等离子刻蚀的频率为HF300/LF300。
6.根据权利要求1所述的方法,其特征在于,所述沟槽刻蚀步骤中刻蚀气体中的各组分含量比为C4F8:CF4:O2:N2:Ar=20:30:8:100:500。
7.根据权利要求1所述的方法,其特征在于,所述形成超低k介电绝缘层侧壁保护层步骤中的压力为300 mT。
8.根据权利要求1所述的方法,其特征在于,所述形成超低k介电绝缘层侧壁保护层步骤中刻蚀气体的各组分含量比为CO:N2=200:150。
9.根据权利要求1所述的方法,其特征在于,所述形成暴露金属层的通孔步骤中的压力为60 mT。
10.根据权利要求1所述的方法,其特征在于,所述形成暴露金属层的通孔步骤中刻蚀气体的各组分含量比为的CF4:CO:Ar=100:50:8:200。
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Application Number | Priority Date | Filing Date | Title |
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