JP2002198426A - 近接して離間した金属線の間に低誘電率材料を有する集積回路構造を形成する方法 - Google Patents

近接して離間した金属線の間に低誘電率材料を有する集積回路構造を形成する方法

Info

Publication number
JP2002198426A
JP2002198426A JP2001334979A JP2001334979A JP2002198426A JP 2002198426 A JP2002198426 A JP 2002198426A JP 2001334979 A JP2001334979 A JP 2001334979A JP 2001334979 A JP2001334979 A JP 2001334979A JP 2002198426 A JP2002198426 A JP 2002198426A
Authority
JP
Japan
Prior art keywords
layer
silicon nitride
forming
low
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001334979A
Other languages
English (en)
Inventor
Hemanshu Bhatt
ヘマンシュ・バット
Shafqat Ahmed
シャフカット・アーメッド
Robindranath Banerjee
ロビンドラナス・バナージー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JP2002198426A publication Critical patent/JP2002198426A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 集積回路構造において、近接して離間した金
属線の間の水平方向のキャパシタンスを低減し、同時に
バイア・ポイズニングが生じないような方法を提供する
こと。 【解決手段】 半導体基板上の集積回路構造2におい
て、誘電率(k)が低い誘電材料の層を水平方向に近接
して離間した金属線10a〜10dの間に積層すること
により、これらの近接して離間した金属線の間の水平方
向のキャパシタンスを低減させる。同時に、この方法で
は、誘電率が標準的である誘電材料の第2の層を通過し
て金属線に至るようにバイアを形成し、金属線上にシリ
コン窒化物キャップ20a〜20dを存在させることに
より、バイア・ポイズニングを回避する。

Description

【発明の詳細な説明】
【0001】
【関連出願への相互参照】本出願の内容は、本出願と同
日に出願された"Process for Planarization ofMetal-F
illed Trenches of Integrated Circuit Structures"と
題する米国特許出願の内容と関連している。
【0002】
【発明の属する技術分野】本発明は、キャパシタンスが
低減されている集積回路構造に関する。更に詳しくは、
本発明は、誘電率が低い誘電材料の層が集積回路構造の
水平方向に近接して離間した金属線の間に形成され、こ
れらの近接して離間した金属線の間の水平方向のキャパ
シタンスを低減させている集積回路構造の形成に関す
る。同時に、この集積回路構造を形成する際には、誘電
率が標準的である誘電材料の第2の層を通過して金属線
に至るように形成されるバイアにおけるバイア・ポイズ
ニングも、金属線上にシリコン窒化物キャップが存在す
ることによって、回避される。
【0003】
【従来の技術】集積回路構造のスケールを継続的に縮小
する過程の中で、金属相互接続部(interconnects)す
なわち金属線の幅と相互接続部のすべての特定のレベル
での金属線の間の水平方向の距離との両方が、ますます
縮小されている。その結果、導電性要素の間での水平方
向のキャパシタンスが、増大している。この水平方向の
キャパシタンスと、複数の異なる層における金属線の間
に存在する垂直方向のキャパシタンスとが増大すること
の結果として、速度が損なわれ、クロストークが増加す
る。このような理由で、これらキャパシタンス、特に、
水平方向のキャパシタンスを縮小することに、多くの注
意を払われてきた。キャパシタンスが高いというこの問
題を解決するために、誘電率(k)が約4.0である従
来型のシリコン酸化物(SiO2)の誘電材料を、それ
よりも誘電率が低い別の誘電材料で置き換えることによ
り、キャパシタンスを低下させるというアプローチが提
案されている。
【0004】L. Peters, "Pursuing the Perfect Low-K
Dielectric", Semiconductor International, Volume
21, No. 10, September 1998, pages 64-74では、その
ような代替的な材料が多く開示され論じられている。こ
こで説明されている誘電材料には、英国ニューポート、
グウェント(Gwent)所在のトリコン(Trikon)テクノ
ロジーズ社によって開発されたCVDプロセスを用いて
形成される誘電率が約3.0であるkが低い誘電材料が
含まれている。このトリコン社によるプロセスは、メチ
ル・シラン(CH3−SiH3)を過酸化水素(H22
と反応させて一ケイ酸(monosilicic acid)を形成する
というものである。この一ケイ酸は、冷却されたウエハ
上で凝縮し、アモルファス・メチル・ドープト・シリコ
ン酸化物に変換され、これを400℃でアニーリングし
て水分を除去する。この論文では、メチル・シラン以外
のことも論じられ、ある研究によれば、トリコン社のプ
ロセスでは、ジメチル・シランを用いて2.75のkが
得られたことが示されている。
【0005】このタイプのkが低い材料を用いると、平
行に近接して離間した金属線の間にある高アスペクト比
を有する空間を、空洞を生じさせず(ボイド・フリー、
void-free)に形成できることが分かっている。そし
て、この場合の材料は、従来型のシリコン酸化物よりも
誘電率が低く、従って、同じ金属ワイヤリング・レベル
にある隣接する金属線の間の水平方向のキャパシタンス
を実質的に低下させることができる。
【0006】しかし、従来型のシリコン酸化物による絶
縁をkが低い誘電材料で置き換えるという上述の方法
は、それ自身の内在的な問題を有している。これまでに
判明している問題は次の通りである。各層を形成した後
で、上述したkが低い誘電材料を通過して下位にある導
電性部分(金属線や能動デバイス上のコンタクトなど)
に至るバイアすなわちコンタクト開口が形成されると、
バイア・ポイズニング(via poisoning)と称される現
象が生じる可能性がある。これは、チタン窒化物のライ
ナやタングステン充填材料などの、バイアの中に後で注
入される充填材料がバイア表面にうまく接着せず、その
結果、充填不十分なバイアが生じることである。ここで
明らかなことは、トリコン社のプロセスによって形成さ
れるkが低い誘電材料には炭素が存在するために、この
誘電材料が、この構造の以後の処理の間に損傷を受けや
すくなるということである。例えば、コンタクト開口す
なわちバイアは、レジスト・マスクを介して、kが低い
誘電層にエッチングされるのが通常である。後でレジス
ト・マスクが取り外されるときに、kが低い誘電材料の
新たに形成されたバイア表面に損傷が発生し、その結
果、バイア・ポイズニングが生じることになる。
【0007】1999年10月22日に出願され、"Low
Dielectric Constant Silicon Oxide-Based Dielectri
c Layer for Integrated Circuit Structure Having Im
proved Compatibility with Via Filler Materials, an
d Method of Making Same"と題する同時継続中の米国特
許出願第09/426,061は、本出願人と同じ譲受
人に譲渡されている。この米国特許出願の内容は、本出
願において援用する。この米国特許出願の1つの実施例
では、炭素ドーピング・レベルが高いkが低いシリコン
酸化物誘電材料が近接して離間した金属線の間の高アス
ペクト領域に形成され、次に、炭素含有量がそれよりも
低いkが低いシリコン酸化物誘電材料の第2の層が、第
1の層と金属線との上に積層されている。
【0008】1999年10月22日に出願され、"Low
K Dielectric Composite Layer for Integrated Circu
it Structure Which Provides Void-Free Low K Dielec
tricMaterial between Metal Lines While Mitigating
Via Poisoning"と題する同時継続中の米国特許出願第0
9/426,056は、本出願人と同じ譲受人に譲渡さ
れている。この米国特許出願の内容は、本出願において
援用する。この米国特許出願の1つの実施例では、空洞
のないkが低いシリコン酸化物誘電材料が、上述の米国
特許出願第09/426,061号に記載されている第
1のkが低いシリコン酸化物誘電材料を形成するのに用
いられるプロセスを含む複数のプロセスの中の1つによ
って、近接して離間した金属線の間の高アスペクト比領
域に形成される。次に、kが低いシリコン酸化物誘電材
料の第2の層が、空洞のない誘電材料の積層速度よりも
高速で積層するプロセスによって、第1の層と金属線と
の上に積層される。好適実施例では、これらの層は、共
に、平坦化ステップを介在させることなく、同じ真空チ
ャンバの中で形成される。
【0009】1999年10月22日に出願され、"Int
egrated Circuit Structure HavingLow Dielectric Con
stant Material and Having Silicon Oxynitride Caps
over Closely Spaced Apart Metal Lines"と題する同時
継続中の米国特許出願第09/425,552は、本出
願人と同じ譲受人に譲渡されている。この米国特許出願
の内容は、本出願において援用する。この米国特許出願
では、金属線の上にシリコン・オキシニトリド(silico
n oxynitride)キャップ層を用いて、kが低い誘電材料
の金属線の間の空間を充填するのに用いられる部分を金
属線の上から除去するのに用いられるCMP平坦化プロ
セスのためのエッチング・ストップ層としても機能する
反射防止コーティングを提供することが提案されてい
る。次に、kが標準的な誘電材料の第2の層が、シリコ
ン・オキシニトリド・キャップ層と金属線の間のkが低
い誘電材料との上に形成される。第2の誘電層とシリコ
ン・オキシニトリド・キャップ層とを通過して金属線に
至るように形成されるバイアは、kが低い誘電材料とは
交差しないため、バイア・ポイズニングが防止される。
【0010】従って、kが低い誘電材料を有する集積回
路構造であって、近接して離間した金属線の間の高アス
ペクト比領域に対してkが低いシリコン酸化物誘電材料
で構成される誘電層が形成され、同時に、金属線に至る
バイアをその後で誘電層において形成する際にポイズニ
ングが生じないような集積回路構造と、そのような集積
回路構造を作成する方法とが強く望まれている。
【0011】
【発明の概要】本発明によると、シリコン窒化物で構成
された犠牲化学的機械的研磨層が、半導体基板上に形成
された集積回路構造の酸化物層の上の金属層の上に形成
される。次に、この犠牲研磨層と金属層との両方をパタ
ーニングすることにより、近接して離間した(closely
spaced apart)金属線が形成される。この金属線は、そ
れぞれが、シリコン窒化物キャップを有している。
【0012】次に、近接して離間した金属線の間にある
アスペクト比の大きな領域において空洞のない(void-f
ree)積層特性(deposition properties)を示している
kが低いシリコン酸化物誘電材料が、近接して離間した
金属線の間とこの金属線上のシリコン窒化物キャップの
上とに積層される。このような近接して離間した金属線
の間とこの金属線上のシリコン窒化物キャップの上とに
このようなkが低いシリコン酸化物誘電材料を形成した
後で、シリコン窒化物の第2の層が、kが低いシリコン
酸化物誘電材料の層の上に積層される。この第2のシリ
コン窒化物層は、金属線の間にあって金属線の上のシリ
コン窒化物キャップの頂部表面よりも低い位置にあるk
が低いシリコン酸化物誘電材料の層の一部の上の保護層
として作用し、平坦化ステップの間に、kが低いシリコ
ン酸化物誘電材料の層のこれらの部分の更なるエッチン
グやディッシング(dishing)が回避される。
【0013】この構造は、CMPなどのプロセスによっ
て平坦化され、金属線上のシリコン窒化物キャップの頂
部表面上のkが低い誘電材料はすべて除去され、金属線
(及びその上のシリコン窒化物の第2の層)の間のkが
低い材料のレベルを、金属線上のシリコン窒化物キャッ
プの頂部のレベルと等しくする。次に、kが標準的な誘
電材料の第2の層が、平坦化されkが低い誘電層とシリ
コン窒化物キャップとの上に形成される。そして、バイ
ア(ビア、via)が、この第2の誘電層とシリコン窒化
物キャップとを通過して金属線に至るように、形成され
る。このバイアはkが低い誘電材料を通過して形成され
てはいないので、バイアの形成によってバイア・ポイズ
ニングが生じることがない。しかし、kが低いシリコン
酸化物誘電材料が水平方向に近接して離間した金属線の
間に存在することにより、金属線の間の水平方向のキャ
パシタンスは低減される。
【0014】
【発明の実施の態様】本発明は、集積回路構造の近接し
て離間した金属線の間に生じる水平方向のキャパシタン
スを、金属線の上に形成された誘電材料を通過して金属
線に至るように実質的に形成されているバイアにバイア
・ポイズニングを生じさせずに低減させるような構造及
び方法を提供する。本発明によると、シリコン窒化物な
どの誘電材料の犠牲キャップ層が、半導体基板上に形成
された集積回路構造の酸化物層の上の水平方向に近接し
て離間した金属線の上に形成される。kが低いシリコン
酸化物誘電材料は、近接して離間した金属線の間の高ア
スペクト比領域において空洞のない積層特性を示すが、
このシリコン酸化物誘電材料が、金属線の間と金属線の
上のシリコン窒化物キャップの上とに積層される。
【0015】kが低いシリコン酸化物誘電材料が、近接
して離間した金属線の間と金属線の上のシリコン窒化物
キャップの上とに形成された後で、シリコン窒化物の第
2の層が、kが低いシリコン酸化物誘電材料の層の上に
積層される。この第2のシリコン窒化物層は、金属線の
間にあり金属線上のシリコン窒化物キャップの頂部表面
よりも低い位置にあるkが低いシリコン酸化物誘電材料
の層の一部の上の保護層として作用し、平坦化ステップ
の間に、kが低いシリコン酸化物誘電材料の層のこれら
の部分に更なるエッチング又はディッシングが生じるこ
とを防止する。
【0016】この構造は、次に、平坦化され、kが低い
誘電材料のレベルは、金属線の上のシリコン窒化物キャ
ップの頂部のレベルまで低下される。次に、標準的な誘
電材料の層が、平坦化され空洞がなくkが低いシリコン
酸化物誘電層とシリコン窒化物キャップとの上に形成さ
れる。そして、このkが標準的な誘電層とシリコン窒化
物キャップとを通過して金属線に至るバイアが形成され
る。このバイアは、kが低い誘電材料を通過するように
は形成されていないから、その形成によって、バイアに
バイア・ポイズニングが生じることはない。しかし、水
平方向に近接して離間した金属線の間にkが低いシリコ
ン酸化物誘電材料が存在していることにより、金属線の
間の水平方向のキャパシタンスは、低減される。
【0017】本出願で用いている「kが低い」(low
k)という表現は、誘電率が3.5以下、好ましくは
3.0以下であることを意味するものとして用いられて
いる。また、「kが標準的」(standard k)という表現
は、誘電率が3.5よりも大きい、典型的には約4.0
であることを意味するものとして用いられている。
【0018】本出願において、近接して離間した金属線
の間の空間を定義するのに用いている「高アスペクト
比」(high aspect ratio)という表現は、幅に対する
高さの比率が少なくとも2、通常は約3であることを意
味するものとして用いられている。従って、本出願で用
いている「近接して離間した金属線」(closely spaces
apart metal lines)という表現は、金属線の間に上述
した「高アスペクト比」を有する水平方向の空間を有す
る同じレベルの金属線を意味するものとして用いられて
いる。
【0019】次に、図1を参照すると、集積回路構造2
は、集積回路構造2の上に従来型の態様で形成されたシ
リコン酸化物の層などの酸化物層6を有するものとして
示されている。集積回路2は、半導体基板内に形成され
たトランジスタなどの半導体デバイスを含み、これらの
デバイス上のコンタクトから酸化物層6を通過してコン
タクト開口(図示せず)が形成されている。構造2は、
更に、その中に形成された金属線又は相互接続部のより
下位の層を備えており、これらのより下位の金属線から
酸化物層6を通過してバイア(図示せず)が形成されて
いる。
【0020】酸化物層6の上には、従来型の導電性複合
層10が形成されている様子が示されている。複合層1
0は、典型的には、チタンなどの金属であって集積回路
構造において下位にある導電性材料への導電性金属コン
タクト(金属で充填されたバイアや)を提供する第1の
層12と、チタン窒化物などの材料であり導電性材料の
保護すなわちバリア層として機能し主要な導電性金属層
16がシリコン又はチタン層など下位の材料と相互作用
することを回避する第2の層14とを備えている。
【0021】典型的には、主要な導電性金属層16は、
アルミニウム又はアルミニウムと銅との合金などの1つ
又は複数の金属で構成されている。頂部層18は、これ
も、図解されている実施例では典型的にチタン窒化物で
形成されているのであるが、チタン窒化物層14と同じ
目的を達成する。すなわち、主要なアルミニウム層16
を、集積回路構造における他の材料から冶金学的に分離
する導電性の層を提供するということである。
【0022】複合層10は典型的な4層の複合層として
図解され説明されているが、この技術分野の当業者に広
く知られているように、金属や導電性金属化合物の層で
構成されるそれ以外の組合せを用いて、導電性の複合層
10を形成することもできることに注意すべきである。
実際、層10は、ここでは「複合層」として説明してい
るのであるが、単一の金属層だけから構成されることも
ありうる。従って、「複合層」という用語は、図解され
ている4つの導電性層に限定されるものとして解釈され
るべきではない。また、パターニングの後に線を形成す
る複合層に対してここで用いている「金属線」という用
語は、チタン窒化物など導電性金属化合物の層を含むこ
とに注意すべきである。従って、ここで用いている「金
属線」という用語は、金属だけに限定されるのではな
く、導電性の金属化合物も含むことを理解すべきであ
る。
【0023】シリコン窒化物層20は、好ましくは、厚
さが約50ナノメータ(nm)から約300nmの範囲
にあって、CMP停止層として適切な厚さを有してい
る。シリコン窒化物層20は、シリコン及び窒素のソー
スとしてSiH4及びNH3を用いたPECVDによっ
て、チタン窒化物の上側バリア層18の上に形成するこ
とができる。この積層は、約400℃の高温と、約2−
3Torrの圧力で実行される。
【0024】図1に示されているように、シリコン窒化
物層20の上にレジスト・マスク30が形成され、これ
がパターニングされて、下位にある複合層10から一連
の金属線すなわち相互接続部(interconnects)が形成
される。図2に示されているように、シリコン窒化物層
20は、まず、開口を介してレジスト・マスクにおいて
エッチングがなされ、このシリコン窒化物層20におい
て開口のパターンが再生される。CHF3及びO2エッチ
ング・システムを用いたプラズマ・エッチング装置が、
シリコン窒化物層20のこのような選択的なエッチング
に用いられる。図2には、このエッチング・ステップの
結果が示されており、レジスト・マスク30におけるパ
ターンは、図2の20a−20dに示されているよう
に、シリコン窒化物層20に再生されている。
【0025】シリコン窒化物層20のこのような予備的
なエッチングにより、残存するシリコン窒化物部分20
a−20dが複合層10に対するエッチング・マスクと
して作用することが可能になり、このことは、本発明の
構造においてシリコン窒化物層20を用いる際に更なる
利点を提供する。シリコン窒化物層20をエッチング・
マスクとして用いるということは、レジスト・マスク3
0だけを複合層10のエッチングに用いる場合よりも薄
く、レジスト・マスク30を最初に構築することができ
ることを意味する。レジスト・マスク30をより薄く形
成することの結果として、レジスト・マスク30をより
正確に形成することができる。
【0026】シリコン窒化物層20をエッチングした後
で、複合層10で構成される下位の層12、14、1
6、18を、シリコン窒化物層20の残存している部分
20a−20dの間でレジスト・マスク30と開口とを
介して(すなわち、層20の先行するエッチングによっ
て形成されたエッチング・マスクを介して)エッチング
することができる。このエッチングは、酸化物層6で停
止する。複合層10のエッチングには、シリコン窒化物
に対して選択的な任意のエッチング化学物質、すなわ
ち、シリコン窒化物よりも複合層10の個別の層を選択
的にエッチングするエッチング化学物質を用いることが
できる。例えば、先に引用した米国特許出願第09/4
25,552に記載されているエッチング化学物質であ
るCl2やBCl3などである。
【0027】複合層10で構成される図解されている4
つの層12、14、16及び18のこのようなエッチン
グにより、本出願で金属線10a−10dと称される導
電性の複合線が形成される。金属線10a−10dに
は、図3に示されているように、シリコン窒化物部分す
なわちキャップ20a−20dにより、キャップが付さ
れる。
【0028】次に、従来型のアッシング・システムによ
って、レジスト層30が除去され、酸化物層6の上に一
連の金属線が残る。この金属線は、それぞれにシリコン
窒化物のキャップが付され、図3に、シリコン窒化物キ
ャップ20a−20dが付された金属線10a−10d
が示されている。
【0029】シリコン窒化物キャップ20a−20dを
有する金属線10a−10dが形成された後で、従来型
の(kが標準的な)誘電材料の保護すなわちバリア層3
8が構造全体の上に積層され、以下で説明するようにこ
れ以後に積層されるkが低いシリコン酸化物誘電材料を
保護して下位にある金属線と直接に接触しないようにす
る。バリア層38は、その厚さが、約3nm(希望する
保護に対する最小量)から最大で約10nm(これを超
えると、kが低い誘電材料を形成することによって望ま
しくない効果が生じてしまう)までの範囲にある。
【0030】次に、kが低いシリコン酸化物誘電材料の
層40が、金属線10a−10dの間の領域のバリア層
38の上に酸化物層6まで、そして、シリコン窒化物キ
ャップ20a−20dの頂部まで積層される。この様子
は、図4に示されている。kが低いシリコン酸化物誘電
層40は、誘電率が3.5以下、好ましくは3.0以下
であり、近接して離間した金属線の間の領域に、すなわ
ち、アスペクト比が少なくとも2であり通常は少なくと
も3と高い開口において、空洞のない誘電材料を形成す
ることができる、任意のシリコン酸化物誘電材料で構成
されている。
【0031】このような空洞のなくkが低いシリコン酸
化物誘電材料を、金属線10a−10dの間とキャップ
20a−20dの上とに、過酸化水素をメチル・シラン
などの炭素置換されたシラン(carbon-substituted sil
ane)と反応させることによって、積層することができ
る。これは、上述のL. Petersによる論文に記載があ
り、また、一般的なシランと過酸化物との反応について
は、Dobsonへの米国特許第5,874,367号に記載
されている。この米国特許の内容は、本出願において援
用する。空洞のないkが低いシリコン酸化物誘電材料も
また、過酸化水素などの温和な酸化剤を炭素置換された
シラン材料と反応させることによって積層することがで
きる。この点については、Aronowitz他によって199
9年3月22日に出願された米国特許出願第09/27
4,457号に記載されている。この米国特許出願の内
容は、本出願において援用する。本発明の方法において
は、これ以外のkが低いシリコン酸化物誘電材料を用い
ることもできる。上で述べたkが低いシリコン酸化物誘
電材料を本発明による方法において用いることは、単な
る例示であり、制限を意味するものではない。
【0032】空洞がなくkが低いシリコン酸化物誘電層
40は、十分な量が積層され、金属線10a−10dの
間の空間すべてを実質的に充填する。kが低い誘電層4
0がシリコン窒化物キャップ20a−20dを覆うこと
は要求されないが、十分な量のkが低い誘電層40が積
層されてキャップ20a−20dを覆うことにより、通
常は、金属線10a−10dの間の空間、すなわち、水
平方向のキャパシタンスを抑制することが望まれている
領域が、kが低いシリコン酸化物誘電材料によって実質
的に充填されることが保証される。しかし、金属線10
a−10dの間の部分が完全にkが低い誘電材料によっ
て充填されていない場合も、これまでに見つかってい
る。従って、図4に示されているように、本発明の1つ
の側面によれば、保護層44がkが低い層40の上に形
成される。層44もまた、好ましくは、シリコン窒化物
で構成される。層44は、二重の目的を有している。第
1に、研磨のステップが開始して金属線上のシリコン窒
化物キャップ20a−20dのレベルに到達すると、シ
リコン窒化物層44は、金属線の間のkが低い誘電層4
0の露出している上側表面を保護し、研磨ステップがそ
れ以上進行してkが低い誘電層40の上側表面に窪み
(dishing)や凹部が形成されることがないように機能
する。というのは、kが低い誘電層は、金属線上のシリ
コン窒化物キャップよりも研磨が高速に進行する傾向を
有するからである。層44は、また、研磨ステップの後
でより平坦な表面、すなわち、kが低い材料が線の間の
空間を完全には充填できていない凹みや谷のない表面を
提供するように機能する。
【0033】kが低いシリコン酸化物誘電材料の層と保
護層44とが積層された後では、この構造に対して、化
学的機械的研磨(CMP)などによる平坦化の前に、ア
ニーリングすなわち熱処理を行う。この構造は、積層反
応器(deposition reactor)の中から取り出され、約3
00℃から約500℃の間の、典型的には、約400℃
から約450℃の温度で約2分から5分の間熱処理がな
される。すなわち、急速熱アニーリング(RTA)が行
われる。従来型のアニーリング、すなわち、同じ温度で
60分程度のベーキングを行うこともできるが、構造の
熱的な性質に対する悪影響を回避するためには、好まし
くない。
【0034】アニーリングのなされた構造は、次に、平
坦化チャンバ又は装置に移動され、そこで、シリコン窒
化物キャップ20a−20dの頂部表面上のkが低い誘
電材料はすべて除去され、図5に示されているように、
層44の上の金属線10a−10dの間の領域にだけk
が低いシリコン酸化物誘電材料が残る。シリコン窒化物
キャップ20a−20dの上の過剰なkが低い誘電材料
は、例えば、KOHベースの酸化物CMPスラリを用い
たCMPプロセスによって除去することができる。この
スラリは、シリコン窒化物に対して選択的、すなわち、
シリコン窒化物よりも層40のkが低いシリコン酸化物
誘電材料を優先してエッチングする。次に、kが低いシ
リコン酸化物誘電材料が、シリコン窒化物キャップ20
a−20dの頂部表面が露出してエッチング停止機能を
生じるまで、CMPプロセスによって取り除かれる。こ
れは、シリコン窒化物キャップ20a−20dの更なる
機能である。
【0035】過剰なkが低い誘電材料を除去することに
よる構造の平坦化の後で、この構造は、積層装置に移動
され、そこで、層40の平坦化されkが低いシリコン酸
化物誘電材料の上とシリコン窒化物キャップ20a−2
0dの頂部の上とに、図6に示されているように、従来
型の(kが標準的な)シリコン酸化物誘電材料の層50
が積層される。本発明の好適実施例により、kが標準的
なシリコン酸化物誘電材料が、平坦化されkが低い誘電
層40の上に積層される。この積層は、任意の従来型の
積層プロセスを用いるが、これには、単なる例示である
が、TEOS(テトラエチル・オルトシリケート)及び
2/O3、高密度プラズマ(HDP)を用いたフッ化シ
リコンガス(FSG)、シラン及びO2を用いたプラズ
マ・エンハンス型CVD(PECVD)などが含まれ
る。層50の厚さは、金属線10a−10dを、金属線
の別の層などの集積回路材料の次の層から分離する誘電
材料の望ましい全体的な厚さに依存する。典型的には、
この構造の上に積層されるkが標準的なシリコン酸化物
誘電層50の厚さは、約300nmから約700nmの
間である。酸化物層50の上側表面は、シリコン窒化物
キャップ20a−20dによって形成される下位にある
平坦な表面と、金属線の間の空間におけるkが低い誘電
材料40a−40dと、層44の残りの部分とが性質上
一致しているために、平坦であることを注意すべきであ
る。
【0036】kが標準的なシリコン酸化物層50が形成
された後で、誘電層50を積層するために選択されたプ
ロセスが層50の表面を結果的に平坦にしなかった場合
には、最適な更なる平坦化ステップを実行することがで
きる。次に、バイア・レジスト・マスク(図示せず)が
シリコン酸化物誘電層50の上に形成され、誘電層50
とその下位のシリコン窒化物キャップ20a−20dと
を通過して金属線10a−10dの頂部に至るバイア
が、図7に示されているように切られる。バイア60
は、例えば、CF4及びCHF3プラズマ・エッチング・
システムを用いて酸化物層50をシリコン窒化物キャッ
プ20a−20dの頂部表面に至るまでエッチングする
ことによって形成される。次に、エッチング剤(エッチ
ャント)がCHF3及びO2エッチャント・システムに変
更され、シリコン窒化物キャップ20a−20dの露出
した部分を通過して、金属線10a−10dに至る。そ
して、バイア60は、この技術分野の当業者に広く知ら
れているように、例えばチタン窒化物ライナやタングス
テン充填材料などの適当な導電性充填材料を用いて、充
填される。
【0037】以上の結果として得られる構造は、図7に
示されているように、金属線の間の領域全体をkが低い
シリコン酸化物誘電材料が実質的に占有し、第2の保護
層がkが低い材料の層の上に形成されてこのkが低い層
の表面が研磨によって更にくぼむことを禁じるように機
能するように形成されている。これによって、近接して
離間した金属線の間の水平方向のキャパシタンスが抑制
すなわち低減されている。更に、金属線の上側表面の上
にシリコン窒化物キャップ材料が存在し、バイアの側壁
とkが低いシリコン酸化物誘電材料との間のバッファ又
はバリア材料として機能することにより、kが低いシリ
コン酸化物誘電材料を、近接して離間した金属線の間の
領域に金属線の頂部ぎりぎりまで積層することができ、
その際、kが低いシリコン酸化物誘電材料の表面は、金
属線に至るバイアが形成されることによっても露出され
ることはない。バイアが形成される際にkが低いシリコ
ン酸化物誘電材料が部分的に露出することによって生じ
るバイア・ポイズニングは、このようにして抑制すなわ
ち回避される。というのは、バイアの側壁は、kが標準
的なシリコン酸化物材料とシリコン窒化物バッファ材料
とだけを通過して切られており、すなわち、バイアはk
が低いシリコン酸化物誘電材料を通過していないからで
ある。
【0038】以下の説明は、本発明を更に例示する機能
を有するであろう。90nmのシリコン窒化物層が、S
iH4及びNH3ガスを用いたPECVDによって直径が
8インチのシリコン基板の上の酸化物層の上に先に形成
されている導電性の複合層の上に積層される。下位にあ
る複合層は、チタン金属ボトム層と、チタン層の上のよ
り下位のチタン窒化物バリア層と、主要なアルミニウム
と銅との合金と、頂部のチタン窒化物バリア層とで構成
されている。パターニングされて一連の金属線又は相互
接続部が形成されているレジスト・マスクが、次に、シ
リコン窒化物層の上に形成される。シリコン窒化物層
は、CHF3及びO2エッチング・システムを用いてレジ
スト・マスクを通過してエッチングされて、下位にある
チタン窒化物頂部バリア層、すなわち、導電性の複合層
のもっとも上の層を露出させる。
【0039】チタン窒化物層は、シリコン窒化物に対し
て選択的であるエッチング化学物質を用いてアルミニウ
ムと銅との合金層までエッチングされ、それによって、
先にエッチングされたシリコン窒化物層が金属線を形成
するマスクとして機能することが可能になる。アルミニ
ウムと銅との合金層と、より下位のチタン窒化物バリア
層と、チタン金属層とが次にエッチングされ、シリコン
窒化物のキャップを有する金属線が形成され、エッチン
グは、下位にある酸化物層に到達した時点で停止する。
結果的に、シリコン窒化物のキャップを有しており水平
方向の間隔が約200nmであり高さが約500nmの
金属線のパターンが得られ、近接して離間した金属線の
間にあり約2.5のアスペクト比を有する領域が得られ
る。
【0040】複合層のエッチングが完成しシリコン窒化
物キャップを有する金属線すなわち相互接続部のパター
ンが形成された後で、レジスト・マスクは、従来型のア
ッシング・プロセス、すなわち、O2とプラズマとを用
いて除去することができる。
【0041】次に、炭素がドーピングされたシランと過
酸化水素とを積層チャンバの中に流すことにより、近接
して離間した金属線の間の領域に、kが低いシリコン酸
化物誘電材料の層を積層することができる。その際に、
チャンバは、kが低いシリコン酸化物誘電材料が金属線
の上のシリコン窒化物キャップの頂部に到達するまで、
0℃の温度に維持される。この構造は、次に、約400
℃から450℃までの温度で3分間熱処理され、その後
で、kが低い層の上にシリコン窒化物の第2の保護層が
積層される。
【0042】そして、アニーリングがなされた構造は、
CMPチャンバ又は装置に移動され、そこで、シリコン
窒化物に対して選択的でありKOHベースの酸化物CM
Pスラリを用いて、シリコン窒化物キャップの表面が露
出するまで、すなわち、シリコン窒化物キャップがエッ
チング停止手段として機能するまで、シリコン窒化物キ
ャップの上側表面の上のkが低い誘電材料がすべて除去
される。これにより、金属線の間の領域にだけ、kが低
いシリコン酸化物誘電材料が(その上のシリコン窒化物
の第2の保護層の残存部分と共に)残る。kが標準的な
シリコン酸化物誘電材料の500nm層が、次に、PE
CVDを用いて、この構造の上に積層される。
【0043】kが標準的なシリコン酸化物誘電層がkが
低い酸化物誘電層の上の保護シリコン窒化物層の上と金
属線の上の露出されたシリコン窒化物キャップの上とに
形成された後で、この構造は反応器から取り出される。
次に、バイア・レジスト・マスクが、PECVD酸化物
層の上側表面の上に適用される。バイアが、CF4及び
2を用いたPECVDによって、kが標準的なシリコ
ン酸化物層を通過して切られ、金属線上のシリコン窒化
物キャップにおいて停止する。ここで、エッチャント・
システムがCHF3及びO2エッチング・システムに変更
され、バイアの底部が金属線のチタン窒化物頂部バリア
層に到達するまで、チタンに対して選択的なシリコン窒
化物をエッチングする。
【0044】次に、バイアを、まず、バイアの表面上に
チタン窒化物の保護コーティングをスパッタリングし、
次に、バイアをタングステンで充填することによって、
充填することができる。走査型電子顕微鏡(SEM)を
用いて断面を検査しバイアの中のいくつがタングステン
で充填されているかを調べてみると、ほとんどすべての
バイアがタングステンで充填されていることがわかり、
これは、バイア・ポイズニングが生じていないことを示
している。
【0045】このようにして、本発明は、kが低いシリ
コン酸化物誘電材料が近接して離間した金属線の間の実
質的にすべての領域を占有し、それによって、近接して
離間した金属線の間の水平方向のキャパシタンスが抑制
すなわち低減されるような方法を提供してくれる。そし
て、その際に、金属線の上側表面の上にシリコン窒化物
キャップ材料が存在しこのシリコン窒化物キャップの上
にkが標準的なシリコン酸化物誘電材料が形成されてい
るために、バイア・ポイズニングも抑制すなわち低減さ
れる。
【0046】金属線の上のシリコン窒化物キャップ層
は、バイアの側壁とkが低いシリコン酸化物誘電材料と
の間のバッファ材料として機能する。従って、kが低い
シリコン酸化物誘電材料を、近接して離間した金属線の
間の領域に、金属線の頂部ぎりぎりまで積層することが
でき、それに加えて、このkが低いシリコン酸化物誘電
材料の表面は、バイアが金属線に至るように形成される
ことによっても実質的に露出されることがない。バイア
はkが低いシリコン酸化物誘電材料を通過しないから、
バイアが形成される間にkが低いシリコン酸化物誘電材
料が部分的に露出することに起因するバイア・ポイズニ
ングは抑制すなわち低減される。というのは、バイアの
側壁は、kが標準的なシリコン酸化物誘電材料の層とシ
リコン窒化物バッファ材料とだけを通過して切られてい
るからである。更に、シリコン窒化物の第2の保護層
が、金属線の間にありkが低い誘電材料で構成される下
位の表面を保護し、更なる研磨を禁じて、そのkが低い
誘電材料の表面にくぼんだ部分が生じることを回避す
る。kが低い誘電材料の表面にこのようなくぼんだ部分
が生じることを回避することにより、金属線の間にある
空間のほとんどすべてがkが低い誘電材料で占有される
ことが保証され、それによって、金属線の間の水平方向
のキャパシタンスが低減される。
【図面の簡単な説明】
【図1】集積回路構造の部分的な垂直方向の断面図であ
る。この集積回路構造は、その酸化物層の上に形成され
た金属線を備えた複合層と、この複合層の上に形成され
たシリコン窒化物キャップ層とを有し、シリコン窒化物
層の上にはレジスト・マスクが形成されている。
【図2】図1の構造の部分的な垂直方向の断面図であ
り、レジスト・マスクを通過してエッチングされている
シリコン窒化物を示している。
【図3】図2の構造の部分的な垂直方向の断面図であ
り、レジスト・マスクを通過してエッチングされた複合
層とシリコン酸化窒化物とを備え、酸化物層の上に、シ
リコン窒化物のキャップを有する複合金属線を形成して
いる。
【図4】図3の構造の部分的な垂直方向の断面図であ
り、レジスト・マスクが除去された後の複合金属線の上
と間とに積層されたkが低いシリコン酸化物誘電材料の
層を示している。また、kが低い誘電層の上に第2の犠
牲層が形成され、このkが低い誘電層の頂部表面におけ
る窪みを充填し、kが低いシリコン酸化物誘電材料の層
の頂部表面の部分がこれ以降の研磨ステップの間にへこ
むことを防止している。
【図5】図4の構造の部分的な垂直方向の断面図である
が、これは、kが低いシリコン酸化物誘電材料を複合金
属線の上のシリコン窒化物キャップの頂部まで平坦化し
た後の様子である。
【図6】図5の構造の部分的な垂直方向の断面図である
が、これは、kが標準的な誘電材料を、平坦化されkが
低いシリコン酸化物誘電材料とシリコン窒化物キャップ
との上に積層した後の様子である。
【図7】図6の構造の部分的な垂直方向の断面図である
が、これは、kが標準的な誘電材料とシリコン窒化物キ
ャップとを通過して金属線に至るバイアを形成した後の
様子である。
【図8】本発明のプロセスを図解している流れ図であ
る。
フロントページの続き (72)発明者 ヘマンシュ・バット アメリカ合衆国オレゴン州97060,トラウ トデール,サウスウエスト・トゥーハンド レッドアンドフィフティセブンス 2350, ディー301 (72)発明者 シャフカット・アーメッド アメリカ合衆国カリフォルニア州95135, サン・ホセ,レッド・グレン・コート 3221 (72)発明者 ロビンドラナス・バナージー アメリカ合衆国オレゴン州97030,グレシ ャム,ウエスト・パウエル・ブールバード 2700,エフ−245 Fターム(参考) 5F033 JJ19 JJ33 KK08 KK09 KK33 MM13 QQ08 QQ09 QQ10 QQ12 QQ25 QQ28 QQ37 QQ48 QQ49 QQ74 RR04 RR06 SS01 SS02 SS04 SS15 XX14 XX25 5F058 BD02 BD04 BD10 BF02 BF23 BF29 BF31

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に集積回路構造を形成する
    方法であって、近接して離間した金属線の間の水平方向
    のキャパシタンスを低減させる方法において、 a)半導体基板上の集積回路構造の酸化物層の上に、シ
    リコン窒化物キャップをその上に有しており近接して離
    間した金属線を形成するステップと、 b)kが低いシリコン酸化物の誘電材料を、前記近接し
    て離間した金属線の間と、前記金属線上の前記シリコン
    窒化物キャップの上とに積層するステップと、 c)前記kが低いシリコン酸化物誘電材料を、前記シリ
    コン窒化物キャップの頂部表面のレベルまで平坦化する
    ステップと、 d)前記平坦化されたkが低いシリコン酸化物誘電材料
    と前記シリコン窒化物キャップとの上に、kが標準的な
    シリコン酸化物の層を積層するステップと、 を含むことを特徴とする方法。
  2. 【請求項2】 請求項1記載の方法において、シリコン
    窒化物キャップを有しており近接して離間した金属線を
    酸化物層の上に形成する前記ステップは、 a)半導体基板上の集積回路構造の酸化物層の上に、導
    電性材料の複合層を形成するステップと、 b)前記複合層の上にシリコン窒化物層を形成するステ
    ップと、 c)前記シリコン窒化物層をパターニングするステップ
    と、 d)前記パターニングされたシリコン窒化物層を通過し
    て前記複合層をパターニングして、前記酸化物層の上に
    シリコン窒化物のキャップを有する前記近接して離間し
    た金属線を形成するステップと、 を更に含むことを特徴とする方法。
  3. 【請求項3】 請求項2記載の方法において、前記複合
    層の上にシリコン窒化物層を形成する前記ステップは、
    前記複合層の上に約300Åから約1200Åのシリコ
    ン窒化物を形成するステップを更に含むことを特徴とす
    る方法。
  4. 【請求項4】 請求項3記載の方法において、前記kが
    標準的なシリコン酸化物の層と前記シリコン窒化物キャ
    ップとを通過して前記近接して離間した金属線に至るバ
    イアを形成するステップを更に含むことを特徴とする方
    法。
  5. 【請求項5】 請求項1記載の方法において、前記平坦
    化ステップの前に、前記kが低いシリコン酸化物誘電材
    料の上に第2のシリコン窒化物層を形成するステップを
    更に含むことを特徴とする方法。
  6. 【請求項6】 半導体基板上に集積回路構造を形成する
    方法であって、近接して離間した金属線の間の水平方向
    のキャパシタンスを低減させる方法において、 a)半導体基板上の集積回路構造の酸化物層の上に、導
    電性材料の複合層を形成するステップと、 b)前記複合層の上にシリコン窒化物層を形成するステ
    ップと、 c)前記シリコン窒化物層をパターニングするステップ
    と、 d)前記パターニングされたシリコン窒化物層を通過し
    て前記複合層をパターニングして、前記酸化物層の上に
    シリコン窒化物のキャップを有する近接して離間した金
    属線を形成するステップと、 e)kが低いシリコン酸化物の誘電材料を、前記近接し
    て離間した金属線の間と、前記金属線上の前記シリコン
    窒化物キャップの上とに積層するステップと、 f)前記kが低いシリコン酸化物誘電材料を、前記シリ
    コン窒化物キャップの頂部表面のレベルまで平坦化する
    ステップと、 g)前記平坦化されたkが低いシリコン酸化物誘電材料
    と前記シリコン窒化物キャップとの上に、kが標準的な
    シリコン酸化物の層を積層するステップと、 h)前記kが標準的なシリコン酸化物の層と前記シリコ
    ン窒化物キャップとを通過して前記近接して離間した金
    属線に至るバイアを形成するステップと、 を含むことを特徴とする方法。
  7. 【請求項7】 請求項6記載の方法において、前記kが
    低いシリコン酸化物誘電材料を積層するステップの後
    で、前記平坦化するステップの前に、第2のシリコン窒
    化物層を前記kが低いシリコン酸化物誘電材料の上に積
    層し、前記kが低いシリコン酸化物誘電材料の表面にお
    けるすべての低領域を充填することを特徴とする方法。
  8. 【請求項8】 請求項6記載の方法において、前記複合
    層の上にシリコン窒化物層を形成する前記ステップは、
    前記複合層の上に約300Åから約1200Åのシリコ
    ン窒化物を形成するステップを更に含むことを特徴とす
    る方法。
  9. 【請求項9】 請求項6記載の方法において、半導体基
    板上の集積回路構造の酸化物層の上に導電性材料の複合
    層を形成する前記ステップは、 a)前記酸化物層の上に導電性材料の第1のバリア層を
    形成するステップと、 b)前記第1のバリア層の上に主要な金属層を形成する
    ステップと、 c)前記主要な金属層の上に導電性材料の第2のバリア
    層を形成するステップと、 を更に含むことを特徴とする方法。
  10. 【請求項10】 請求項9記載の方法において、主要な
    金属層を形成する前記ステップは、主要な金属層をアル
    ミニウム又はアルミニウムと銅との合金から形成するス
    テップを含むことを特徴とする方法。
  11. 【請求項11】 請求項9記載の方法において、導電性
    材料の前記第1及び第2のバリア層はチタン窒化物を含
    むことを特徴とする方法。
  12. 【請求項12】 請求項8記載の方法において、半導体
    基板上の集積回路構造の酸化物層の上に導電性材料の複
    合層を形成する前記ステップは、 a)前記酸化物層の上に、前記下にある集積回路構造の
    導電材料への導電性金属コンタクトを提供することがで
    きる第1の金属層を形成するステップと、 b)前記第1の金属層の上に導電性材料の第1のバリア
    層を形成するステップと、 c)前記第1のバリア層の上に主要な金属層を形成する
    ステップと、 d)前記主要な金属層の上に導電性材料の第2のバリア
    層を形成するステップと、 を更に含むことを特徴とする方法。
  13. 【請求項13】 請求項12記載の方法において、前記
    酸化物層の上に前記下にある集積回路構造の導電材料へ
    の導電性金属コンタクトを提供することができる第1の
    金属層を形成するステップは、前記酸化物層の上にチタ
    ンの層を形成するステップを更に含むことを特徴とする
    方法。
  14. 【請求項14】 請求項8記載の方法において、kが低
    いシリコン酸化物の誘電材料を前記近接して離間した金
    属線の間と前記金属線上の前記シリコン窒化物キャップ
    の上とに積層するステップは、炭素置換された(carbon
    -substituted)シリコンを温和な酸化剤(mild oxidan
    t)と反応させて前記kが低いシリコン酸化物誘電材料
    を形成するステップを更に含むことを特徴とする方法。
  15. 【請求項15】 請求項8記載の方法において、kが低
    いシリコン酸化物の誘電材料を前記近接して離間した金
    属線の間と前記金属線上の前記シリコン窒化物キャップ
    の上とに積層するステップは、炭素置換された(carbon
    -substituted)シランを過酸化水素と反応させて前記k
    が低いシリコン酸化物誘電材料を形成するステップを更
    に含むことを特徴とする方法。
  16. 【請求項16】 請求項15記載の方法において、前記
    炭素置換されたシランは、1級水素(primary hydroge
    n)だけが炭素原子に結合しており、SiHx((C)y
    (CH3z(4-x)であって、xは1から3の範囲にあ
    り、yは分岐アルキル基(branched alkyl group)に対
    しては1から4の整数であり環式アルキル基(cyclic a
    lkyl group)に対しては3から5であり、zは分岐アル
    キル基に対しては2y+1であり環式アルキル基に対し
    ては2y−1である化学式を有する炭素置換されたシラ
    ンを含むことを特徴とする方法。
  17. 【請求項17】 請求項8記載の方法において、前記k
    が低いシリコン酸化物誘電材料を前記シリコン窒化物キ
    ャップの頂部表面のレベルまで平坦化するステップは、
    前記kが低いシリコン酸化物誘電材料の化学的機械的研
    磨(CMP)を行うステップを更に含むことを特徴とす
    る方法。
  18. 【請求項18】 半導体基板上に集積回路構造を形成す
    る方法であって、その上の近接して離間した金属線の間
    の水平方向のキャパシタンスを低減させ、誘電材料を通
    過して前記金属線に至るように形成されたバイアにバイ
    ア・ポイズニングを生じさせない方法において、 a)半導体基板上の集積回路構造の酸化物層の上に、導
    電性材料の複合層を形成するステップであって、 i)前記酸化物層の上に導電性材料の第1のバリア層を
    形成するステップと、 ii)前記第1のバリア層の上に主要な金属層を形成す
    るステップと、 iii)前記主要な金属層の上に導電性材料の第2のバ
    リア層を形成するステップと、 によって前記導電性材料の複合層を形成するステップ
    と、 b)前記複合層の上に、厚さが約300Åから約120
    0Åの範囲にあるシリコン窒化物を形成するステップ
    と、 c)前記シリコン窒化物層をパターニングするステップ
    と、 d)前記パターニングされたシリコン窒化物層を通過し
    て前記複合層をパターニングし、前記酸化物層の上に、
    シリコン窒化物のキャップを有する近接して離間した金
    属線を形成するステップと、 e)炭素置換された(carbon-substituted)シランを過
    酸化水素と反応させることにより形成されたkが低いシ
    リコン酸化物の誘電材料を、前記近接して離間した金属
    線の間と前記金属線上の前記シリコン窒化物キャップの
    上とに積層するステップと、 f)第2のシリコン窒化物層を前記kが低いシリコン酸
    化物誘電材料の上に積層し、前記kが低いシリコン酸化
    物誘電材料の表面におけるすべての低領域を充填するス
    テップと、 g)前記kが低いシリコン酸化物誘電材料の化学的機械
    的研磨(CMP)を行うことによって、前記kが低いシ
    リコン酸化物誘電材料を前記シリコン窒化物キャップの
    頂部表面のレベルまで平坦化するステップと、 h)前記平坦化されkが低いシリコン酸化物誘電材料と
    前記シリコン窒化物キャップとの上に、kが標準的なシ
    リコン酸化物誘電材料の層を積層するステップと、 i)前記kが標準的なシリコン酸化物誘電材料の層と前
    記シリコン窒化物キャップとを通過し、前記kが低いシ
    リコン酸化物誘電材料と接触してバイア・ポイズニング
    を生じさせることなく、前記金属線に至るバイアを形成
    するステップと、 を含むことを特徴とする方法。
JP2001334979A 2000-10-31 2001-10-31 近接して離間した金属線の間に低誘電率材料を有する集積回路構造を形成する方法 Pending JP2002198426A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/704,200 US6537923B1 (en) 2000-10-31 2000-10-31 Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US09/704200 2000-10-31

Publications (1)

Publication Number Publication Date
JP2002198426A true JP2002198426A (ja) 2002-07-12

Family

ID=24828507

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001334979A Pending JP2002198426A (ja) 2000-10-31 2001-10-31 近接して離間した金属線の間に低誘電率材料を有する集積回路構造を形成する方法

Country Status (2)

Country Link
US (1) US6537923B1 (ja)
JP (1) JP2002198426A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6655845B1 (en) * 2001-04-22 2003-12-02 Diamicron, Inc. Bearings, races and components thereof having diamond and other superhard surfaces
DE10122136B4 (de) * 2001-05-08 2006-09-28 Advanced Micro Devices, Inc., Sunnyvale Grenzflächenhohlraumüberwachung in einem Damaszener-Prozess
US6875699B1 (en) * 2001-06-21 2005-04-05 Lam Research Corporation Method for patterning multilevel interconnects
US6759344B2 (en) * 2002-01-29 2004-07-06 Asm Japan K.K. Method for forming low dielectric constant interlayer insulation film
US6872588B2 (en) * 2002-11-22 2005-03-29 Palo Alto Research Center Inc. Method of fabrication of electronic devices using microfluidic channels
US20040248400A1 (en) * 2003-06-09 2004-12-09 Kim Sun-Oo Composite low-k dielectric structure
US20060038293A1 (en) * 2004-08-23 2006-02-23 Rueger Neal R Inter-metal dielectric fill
KR20080050784A (ko) * 2006-12-04 2008-06-10 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법
WO2009073398A1 (en) * 2007-12-03 2009-06-11 Boston Scientific Scimed, Inc. Implantable device with electrolytically detachable junction having multiple fine wires
US9245792B2 (en) * 2008-07-25 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structures
KR20170124621A (ko) 2011-12-20 2017-11-10 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US9230854B2 (en) 2013-04-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3012861A (en) 1960-01-15 1961-12-12 Du Pont Production of silicon
US3178392A (en) 1962-04-09 1965-04-13 Rohm & Haas Heterocyclic and linear siliconmethylene and polysiloxane compounds containing siliconmethylene units and their preparation
US3652331A (en) 1968-03-22 1972-03-28 Shumpei Yamazaki Process for forming a film on the surface of a substrate by a gas phase
US3920865A (en) 1969-03-29 1975-11-18 Degussa Process of hydrophorizing highly dispersed metal or metalloid oxides
US3832202A (en) 1972-08-08 1974-08-27 Motorola Inc Liquid silica source for semiconductors liquid silica source for semiconductors
US4771328A (en) 1983-10-13 1988-09-13 International Business Machine Corporation Semiconductor device and process
JPS633437A (ja) 1986-06-23 1988-01-08 Sony Corp 半導体装置の製造方法
US4705725A (en) 1986-11-28 1987-11-10 E. I. Du Pont De Nemours And Company Substrates with sterically-protected, stable, covalently-bonded organo-silane films
US5314845A (en) 1989-09-28 1994-05-24 Applied Materials, Inc. Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer
JP2874297B2 (ja) 1989-12-18 1999-03-24 東ソー株式会社 逆相クロマトグラフィー用充填剤及びその製造方法
JPH0677402A (ja) 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
CA2137928C (en) 1992-07-04 2002-01-29 Christopher David Dobson A method of treating a semiconductor wafer
US5580429A (en) 1992-08-25 1996-12-03 Northeastern University Method for the deposition and modification of thin films using a combination of vacuum arcs and plasma immersion ion implantation
US5376595A (en) 1992-08-28 1994-12-27 Allied-Signal Inc. Silicon carboxide ceramics from spirosiloxanes
US5364800A (en) 1993-06-24 1994-11-15 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
US5470801A (en) 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5360995A (en) * 1993-09-14 1994-11-01 Texas Instruments Incorporated Buffered capped interconnect for a semiconductor device
JP3391410B2 (ja) 1993-09-17 2003-03-31 富士通株式会社 レジストマスクの除去方法
US5558718A (en) 1994-04-08 1996-09-24 The Regents, University Of California Pulsed source ion implantation apparatus and method
US5559367A (en) 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US5625232A (en) 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
JPH08162528A (ja) 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造
KR100209365B1 (ko) 1995-11-01 1999-07-15 김영환 에스.오.아이 반도체 웨이퍼의 제조방법
JPH09306988A (ja) 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
US5882489A (en) 1996-04-26 1999-03-16 Ulvac Technologies, Inc. Processes for cleaning and stripping photoresist from surfaces of semiconductor wafers
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5939763A (en) 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
KR100205318B1 (ko) 1996-10-11 1999-07-01 구본준 자유전율의 절연막 제조방법
US6310300B1 (en) 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
JP3402972B2 (ja) 1996-11-14 2003-05-06 東京エレクトロン株式会社 半導体装置の製造方法
US6063702A (en) 1997-01-27 2000-05-16 Chartered Semiconductor Manufacturing, Ltd. Global planarization method for inter level dielectric layers using IDL blocks
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
US5858879A (en) 1997-06-06 1999-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching metal lines with enhanced profile control
US5915203A (en) 1997-06-10 1999-06-22 Vlsi Technology, Inc. Method for producing deep submicron interconnect vias
US6037248A (en) 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
DE19804375B4 (de) 1997-06-26 2005-05-19 Mitsubishi Denki K.K. Verfahren zur Herstellung eines Zwischenschichtisolierfilmes
US6025263A (en) 1997-07-15 2000-02-15 Nanya Technology Corporation Underlayer process for high O3 /TEOS interlayer dielectric deposition
US5904154A (en) 1997-07-24 1999-05-18 Vanguard International Semiconductor Corporation Method for removing fluorinated photoresist layers from semiconductor substrates
US6207005B1 (en) 1997-07-29 2001-03-27 Silicon Genesis Corporation Cluster tool apparatus using plasma immersion ion implantation
US5874745A (en) 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric
US6051073A (en) 1998-02-11 2000-04-18 Silicon Genesis Corporation Perforated shield for plasma immersion ion implantation
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
JP3189781B2 (ja) 1998-04-08 2001-07-16 日本電気株式会社 半導体装置の製造方法
US6066574A (en) 1998-11-06 2000-05-23 Advanced Micro Devices, Inc. Hot plate cure process for BCB low k interlevel dielectric
US6247998B1 (en) 1999-01-25 2001-06-19 Applied Materials, Inc. Method and apparatus for determining substrate layer thickness during chemical mechanical polishing
JP4454713B2 (ja) 1999-03-17 2010-04-21 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US6271141B2 (en) * 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6204192B1 (en) 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6028015A (en) 1999-03-29 2000-02-22 Lsi Logic Corporation Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption
US6232658B1 (en) 1999-06-30 2001-05-15 Lsi Logic Corporation Process to prevent stress cracking of dielectric films on semiconductor wafers
US6114259A (en) 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
US6147012A (en) 1999-11-12 2000-11-14 Lsi Logic Corporation Process for forming low k silicon oxide dielectric material while suppressing pressure spiking and inhibiting increase in dielectric constant
US6380066B1 (en) * 2000-03-21 2002-04-30 Chartered Semiconductor Manufacturing Ltd. Methods for eliminating metal corrosion by FSG

Also Published As

Publication number Publication date
US6537923B1 (en) 2003-03-25

Similar Documents

Publication Publication Date Title
US6423628B1 (en) Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US11011421B2 (en) Semiconductor device having voids and method of forming same
US6423630B1 (en) Process for forming low K dielectric material between metal lines
US6953608B2 (en) Solution for FSG induced metal corrosion &amp; metal peeling defects with extra bias liner and smooth RF bias ramp up
KR100413908B1 (ko) 반도체 물질 상의 유전체층 보호 방법, 상호 접속 구조체 형성 방법 및 이중 대머신 상호 접속 구조체 형성 방법
US6627996B1 (en) Semiconductor device having fluorine containing silicon oxide layer as dielectric for wiring pattern having anti-reflective layer and insulating layer thereon
TWI485806B (zh) 利用圖案化蓋層的氣隙形成與整合
US6800940B2 (en) Low k dielectric composite layer for integrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
CN102237272B (zh) 半导体装置和半导体装置制造方法
US5880026A (en) Method for air gap formation by plasma treatment of aluminum interconnects
KR20000077104A (ko) 산화물 충전을 통한 이중 다마신 공정의 수율 향상
US9870944B2 (en) Back-end-of-line (BEOL) interconnect structure
WO2007091574A1 (ja) 多層配線構造および多層配線の製造方法
JP2002198426A (ja) 近接して離間した金属線の間に低誘電率材料を有する集積回路構造を形成する方法
TW201937600A (zh) 使用原子層沉積保護層的高深寬比介層窗蝕刻
US6559033B1 (en) Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6756674B1 (en) Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US20070037383A1 (en) Method for damascene process
US6492731B1 (en) Composite low dielectric constant film for integrated circuit structure
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
JP4543976B2 (ja) 接続孔形成法
KR100670666B1 (ko) 반도체 소자 제조 방법
KR100569508B1 (ko) 반도체소자의 평탄화방법
WO2021173421A1 (en) Dielectric etch stop layer for reactive ion etch (rie) lag reduction and chamfer corner protection

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080325

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080624

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080925

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090417