KR100569508B1 - 반도체소자의 평탄화방법 - Google Patents

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Abstract

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 반도체기판에 금속층 패턴을 형성하고, 상기 금속층 패턴 상부에 식각방지막으로 Si를 다량함유하는 SiON막 또는 질화막을 형성하고 층간절연막을 형성한 후, 세리아계열 또는 실리카계열의 슬러리를 사용하여 상기 식각방지막이 노출될 때까지 CMP공정을 실시한 다음, 층간절연막을 재층착하여 웨이퍼의 가장자리와 중심부에 균일한 두께의 층간절연막이 잔류하도록 하여 CMP공정으로 상기 금속층 패턴이 리프팅되어 파티클의 소오스로 작용하고, 그로 인해 소자의 전기적 특성이 저하되는 것을 방지하는 기술이다.

Description

반도체소자의 평탄화방법{Method for planarization of semiconductor device}
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평탄화방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 평탄화방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20 : 반도체기판 11, 21 : 제1층간절연막
12, 22 : 제1확산방지막 13, 23 : 금속층패턴
14, 24 : 제2확산방지막 15, 26 : 제2층간절연막
25 : 식각방지막 27 : 제3층간절연막
Ⅰ : 웨이퍼의 가장자리 Ⅱ : 웨이퍼의 중심부
본 발명은 반도체소자의 평탄화방법에 관한 것으로, 특히 화학적 기계적 연마방법에 의한 평탄화공정에서 웨이퍼의 가장자리부분의 금속층패턴이 노출되는 것 을 방지하는 반도체소자의 평탄화방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 형성공정중 단차의 발생이 증가하면서, 사진공정이 더욱 어렵게 되었다. 그런 이유로 평탄화 공정의 중요성은 날로 증가되고 있다.
최근 각광 받고 있는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정은 이에 적합한 공정이라 할 수 있으나, 직접 웨이퍼의 표면을 물리적인 마찰에 의해 식각하기 때문에 파티클(particle)이 많이 발생하고, 미세한 패턴을 보호하는 데에 문제점이 발생하였다. 특히, 웨이퍼 상의 막질 식각의 균일성 확보에 많은 어려움이 있다.
반도체 박막의 평탄화 방법 중에 하나인 CMP 공정에서 식각 균일성에 가장 크게 해를 끼치는 부분은 웨이퍼의 가장자리 부위가 과도하게 연마되는 현상이다. 상기와 같이 웨이퍼의 가장자리가 과도하게 연마되는 현상은, 애초의 식각면에 비해서 50 %, 많게는 100 % 가까이 발생되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 평탄화방법을 자세히 설명하기로 한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평탄화방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상부에 게이트전극 등의 하부구조물을 형성하고, 제1층간절연막(11)을 증착하여 평탄화시킨다.
다음, 제1확산방지막, 금속층 및 제2확산방지막의 적층구조를 형성하고, 패 턴으로 예정되는 부분을 보호하는 마스크를 식각마스크로 상기 적층구조를 식각하여 제2확산방지막 패턴(14), 금속층패턴(13) 및 제1확산방지막패턴(12)을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(15)을 형성한다. 이때, 상기 제2층간절연막(15)은 BPSG(boro-phospho silicate glass)막, PSG(phospho silicate glass)막, FSG(fluorinated silicate glass)막, APL(advanced planarization layer)산화막, TEOS(tetra ethyl ortho silicate glass)산화막 및 HDP(high density plasma)산화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성한다. (도 1a 참조)
다음, 상기 제2층간절연막(15)을 CMP공정으로 평탄화시키는 공정을 실시한다. 이때, 상기 CMP공정시 웨이퍼의 가장자리(Ⅰ)부분이 웨이퍼의 중심부(Ⅱ)의 연마속도보다 빠르기 때문에 상기 CMP공정후 잔류하는 제2층간절연막(15)의 두께가 다를 뿐만 아니라,상기 CMP공정이 과도하게 진행되는 경우 도 1b 의 ⓧ 부분과 같이 금속층패턴(13)이 노출되어 전기적 특성을 저하시키거나, 후속공정에서 상기 금속층패턴(13)이 리프팅(lifting)되어 웨이퍼 내의 전체소자에 오염원으로 작용하여 공정수율을 저하시키는 문제점이 있다. (도 1b 참조)
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속층 패턴을 형성하고, CMP공정시 사용되는 슬러리에 대하여 낮은 연마속도를 갖는 Si를 다량함유하는 SiON(이하 SRON이라 함)막 또는 질화막을 식각방지막으로 형성한 다음, 층간 절연막을 형성한 후 CMP공정을 실시하여 상기 층간절연막이 상기 금속층 패턴의 상부에 균일한 두께로 형성되도록 하는 반도체소자의 평탄화방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 평탄화방법은,
소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 제1확산방지막패턴, 금속층패턴 및 제2확산방지막패턴의 적층구조를 형성하는 공정과,
전체표면 상부에 Si를 다량함유하는 SiON막을 식각방지막으로 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 식각방지막이 노출될 때까지 상기 제2층간절연막을 제거하는 화학적 기계적 연마공정을 실시하여 웨이퍼의 가장자리 및 중심부를 균일하게 평탄화시키되, 상기 화학적 기계적 연마공정은 세리아계열의 슬러리를 사용하여 실시하는 공정과,
전체표면 상부에 제3층간절연막을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 평탄화방법은,
소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 제1확산방지막패턴, 금속층패턴 및 제2확산방지막패턴의 적층구조를 형성하는 공정과,
전체표면 상부에 질화막을 식각방지막으로 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 식각방지막이 노출될 때까지 상기 제2층간절연막을 제거하는 화학적 기계적 연마공정을 실시하되, 상기 화학적 기계적 연마공정은 pH 9 ∼ 12 의 산도를 갖으며, 20 ∼ 200㎚ 크기의 입자가 현탁된 실리카계열 슬러리를 50 ∼ 400ml/분 유량으로 유지하며 실시하는 공정과,
전체표면 상부에 제3층간절연막을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 본 발명에 따른 반도체소자의 평탄화방법에 관하여 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 평탄화방법을 도시한 단면도이다.
먼저, 반도체기판(20) 상에 여러가지 크기와 형태를 가지는 하부구조물들을 형성하고, 상기 구조의 전 표면에 제1층간절연막(21)을 형성한다. 이때, 상기 제1층간절연막(21)에는 후속공정으로 형성되는 배선과 상기 반도체기판(20)에서 콘택으로 예정되는 부분과 접속되는 콘택플러그가 구비되어 있다.
다음, 전체표면 상부에 제1확산방지막(도시안됨), 금속층(도시안됨) 및 제2확산방지막(도시안됨)의 적층구조를 형성하고, 배선으로 예정되는 부분을 보호하는 식각마스크를 사용하여 상기 적층구조를 식각하여 제2확산방지막패턴(24), 금속층 패턴(23) 및 제1확산방지막패턴(22)으로된 금속배선을 형성한다.
상기 제1확산방지막과 제2확산방지막은 Ti막 또는 TiN막 또는 TaN막 또는 TiSi2막을 사용하여 100 ∼ 1000Å 두께로 형성되고, 상기 금속층은 텅스텐층 또는 알루미늄층 또는 구리층 또는 구리합금층을 사용하여 3000 ∼ 8000Å 두께로 형성된다.
그 다음, 전체표면 상부에 식각방지막(25)을 형성하되, 상기 식각방지막(25)은 Si를 다량 함유하는 SiON(이하 SRON 이라 함)막을 사용하여 700 ∼ 2000Å 두께로 형성한다. 이때, 상기 SRON막은 Si를 4 ∼ 30% 함유한다. 상기 식각방지막(25)은 PE-SiON막 또는 LP-SiON막으로 형성할 수도 있다.
다음, 전체표면 상부에 제2층간절연막(26)을 형성한 후 300 ∼ 1000℃온도에서 플로우공정을 실시한다. 상기 제2층간절연막(26)은 BPSG막, PSG막, FSG막, APL산화막, TEOS산화막 및 HDP산화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 5000 ∼ 10000Å 두께로 형성한다.
그 다음, 상기 식각방지막(25)이 노출될 때까지 CMP공정을 실시한다. 이때, 상기 CMP공정은 슬러리는 산화막 연마용 세리아계열 슬러리로서 pH 5 ∼ 11 의 산도를 갖으며, 50 ∼ 1000 ㎚ 크기의 입자가 현탁된 슬러리를 50 ∼ 400ml/분 유량으로 유지하며 실시된다. (도 2b 참조)
그 후, 전체표면 상부에 제3층간절연막(27)을 형성하여 평탄화시키되, 상기 제3층간절연막(27)은 BPSG막, PSG막, FSG막, APL산화막, TEOS산화막 및 HDP산화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 2000 ∼ 10000Å 두께로 형성한다. (도 2c 참조)
한편, 상기 제2층간절연막(26)을 세리아계열 슬러리 이외에 실리카계열 슬러리를 사용하는 경우, 식각방지막(25)은 PE-질화막 또는 LP-질화막을 사용하여 형성할 수 있고, CMP공정은 슬러리는 산화막 연마용 슬러리로서 pH 9 ∼ 12 의 산도를 갖으며, 20 ∼ 200㎚ 크기의 입자가 현탁된 슬러리를 50 ∼ 400ml/분 유량으로 유지하며 실시된다.
상기한 바와 같이 본 발명에 따른 반도체소자의 평탄화방법은, 반도체기판에 금속층 패턴을 형성하고, 상기 금속층 패턴 상부에 식각방지막으로 Si를 다량함유하는 SiON막 또는 질화막을 형성하고 층간절연막을 형성한 후, 세리아계열 또는 실리카계열의 슬러리를 사용하여 상기 식각방지막이 노출될 때까지 CMP공정을 실시한 다음, 층간절연막을 재층착하여 웨이퍼의 가장자리와 중심부에 균일한 두께의 층간절연막이 잔류하도록 하여 CMP공정으로 상기 금속층 패턴이 리프팅되어 파티클의 소오스로 작용하여 소자의 전기적 특성이 저하되는 것을 방지하고, 후속공정을 용이하게 하여 공정 수율 및 소자 동작의 신뢰성을 향상시키는 이점이 있다.

Claims (12)

  1. 소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 제1확산방지막패턴, 금속층패턴 및 제2확산방지막패턴의 적층구조를 형성하는 공정과,
    전체표면 상부에 Si를 4 ∼ 30% 함유하는 SiON막을 식각방지막으로 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 식각방지막이 노출될 때까지 상기 제2층간절연막을 제거하는 화학적 기계적 연마공정을 실시하여 웨이퍼의 가장자리 및 중심부를 균일하게 평탄화시키되, 상기 화학적 기계적 연마공정은 pH 5 ∼ 11 의 산도를 갖으며, 50 ∼ 1000 ㎚ 크기의 입자가 현탁된 세리아계열 슬러리를 사용하여 실시하는 공정과,
    전체표면 상부에 제3층간절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  2. 제 1 항에 있어서,
    상기 제1확산방지막패턴과 제2확산방지막패턴은 Ti막 또는 TiN막 또는 TaN막 또는 TiSi2막을 사용하여 100 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 평탄화방법.
  3. 제 1 항에 있어서,
    상기 금속층패턴은 텅스텐층 또는 알루미늄층 또는 구리층 또는 구리합금층을 사용하여 3000 ∼ 8000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 평탄화방법.
  4. 제 1 항에 있어서,
    상기 식각방지막은 700 ∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  5. 제 1 항에 있어서,
    상기 식각방지막은 Si를 4 ∼ 30% 함유하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  6. 제 1 항에 있어서,
    상기 식각방지막은 PE-SiON막 또는 LP-SiON막으로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  7. 제 1 항에 있어서,
    상기 제2층간절연막은 BPSG막, PSG막, FSG막, APL산화막, TEOS산화막 및 HDP산화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 5000 ∼ 10000Å 두께로 형성한 다음, 300 ∼ 1000℃온도에서 플로우시키는 것을 특징으로 하는 반도체소자의 평탄화방법. .
  8. 제 1 항에 있어서,
    상기 화학적 기계적 연마공정은 상기 세리아계열 슬러리를 50 ∼ 400ml/분 유량으로 유지하며 실시하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  9. 제 1 항에 있어서,
    상기 제3층간절연막은 BPSG막, PSG막, FSG막, APL산화막, TEOS산화막 및 HDP산화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 2000 ∼ 10000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 평탄화방법.
  10. 소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 제1확산방지막패턴, 금속층패턴 및 제2확산방지막패턴의 적층구조를 형성하는 공정과,
    전체표면 상부에 질화막을 식각방지막으로 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 식각방지막이 노출될 때까지 상기 제2층간절연막을 제거하는 화학적 기계적 연마공정을 실시하되, 상기 화학적 기계적 연마공정은 pH 9 ∼ 12 의 산도를 갖으며, 20 ∼ 200㎚ 크기의 입자가 현탁된 실리카계열 슬러리를 50 ∼ 400ml/분 유량으로 유지하며 실시하는 공정과,
    전체표면 상부에 제3층간절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  11. 제 10 항에 있어서,
    상기 식각방지막은 PE-질화막 또는 LP-질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법.
  12. 삭제
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