KR100545698B1 - 캐패시터의 콘택플러그 형성 방법 - Google Patents
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Abstract
본 발명은 웨이퍼 전면에 걸쳐서 균일한 두께로 형성되는 캐패시터의 콘택플러그 형성 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 평탄화절연막을 형성하는 제 1 단계, 상기 평탄화절연막을 선택적으로 제거하여 콘택홀을 형성하는 제 2 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하고 리세스에치백하여 제1폴리실리콘콘택플러그를 형성하는 제 3 단계, 상기 폴리실리콘콘택플러그를 포함한 전면에 TiSiN을 형성하는 제 4 단계, 상기 TiSiN 상부에 갭필절연막을 형성하는 제 5 단계, 상기 갭필절연막을 화학적기계적연마하여 상기 폴리실리콘콘택플러그 상부의 요부를 매립하는 제 6 단계, 상기 요부에 매립된 갭필절연막을 식각배리어로 하여 상기 TiSiN을 일부 에치백하는 제 7 단계, 상기 결과물상에 화학적기계적연마를 실시하여 상기 폴리실리콘콘택플러그와 연결되는 TiSiN콘택플러그를 형성하는 제 8 단계를 포함하여 이루어진다.
캐패시터, 콘택플러그, 화학적기계적연마, 갭필산화막, 연마균일도
Description
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터 콘택플러그의 형성 방법을 나타낸 도면,
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 캐패시터 콘택플러그의 형성 방법을 나타낸 도면,
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 평탄화절연막
23 : 난반사방지막 24 : 폴리실리콘플러그
25 : TiSiN 26 : 갭필산화막
27 : TiSiN잔류막 28 : 금속플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 캐패시터콘택 플러그형성 방법에 관한 것이다.
첨부도면 도 1a 내지 도 1d를 참조하여 종래기술에 따른 캐패시터의 콘택플러그 형성 방법에 대해 설명하기로 한다.
도 1a에 도시된 바와 같이, 소정공정이 실시된 반도체 기판(11) 상부에 절연막(12)을 형성하고, 상기 절연막(12) 상부에 난반사방지막(13)을 형성한다. 이어 캐패시터 마스크를 이용하여 상기 난반사방지막(13)과 절연막(12)을 선택적으로 식각하여 콘택홀을 형성한다. 이어 상기 콘택홀을 포함한 전면에 폴리실리콘(14)을 증착한다.
도 1b에 도시된 바와 같이, 증착된 폴리실리콘(14)을 리세스에치백(Recess etchback)하거나 또는 화학적기계적연마(Chemical Mechanical Polishing;CMP)공정을 실시한 다음, 리세스하여 폴리실리콘플러그(15)를 형성한다.
도 1c에 도시된 바와 같이, 상기 폴리실리콘플러그(15)를 포함한 전면에 금속플러그(Metal plug) 물질로서 TiSiN(16)을 증착하면 스텝커버리지(Step coverage)특성이 나빠서(17), TiSiN(16)의 직접에치백(Direct etchback)이 불가하다.
도 1d에 도시된 바와 같이, 스텝커버리지가 나쁜 TiSiN(16)을 화학적기계적연마하면 연마시간이 6 분이상이 요구되어 웨이퍼(Wafer) 가장자리(Edge)의 연마가 매우 빠르게 진행되며, 이로인해 콘택중심부에 형성되는 금속플러그(18)의 두께는 일정하나, 웨이퍼 가장자리 지역에서의 금속플러그(18a)의 두께가 얇아 과도연마되 는 경우 하부의 폴리실리콘플러그(15)가 드러날 수도 있다. 이로 인해 후속 공정으로 하부전극 증착시 접착력이 약해 캐패시터 형성이 어렵게 되는 문제가 발생된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 웨이퍼 중심부와 가장자리에 균일한 두께를 갖는 캐패시터콘택플러그를 형성하는데 적합한 금속플러그의 형성 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 평탄화절연막을 형성하는 제 1 단계, 상기 평탄화절연막을 선택적으로 제거하여 콘택홀을 형성하는 제 2 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하고 리세스에치백하여 제1폴리실리콘콘택플러그를 형성하는 제 3 단계, 상기 폴리실리콘콘택플러그를 포함한 전면에 TiSiN을 형성하는 제 4 단계, 상기 TiSiN 상부에 갭필절연막을 형성하는 제 5 단계, 상기 갭필절연막을 화학적기계적연마하여 상기 폴리실리콘콘택플러그 상부의 요부를 매립하는 제 6 단계, 상기 요부에 매립된 갭필절연막을 식각배리어로 하여 상기 TiSiN을 일부 에치백하는 제 7 단계, 상기 결과물상에 화학적기계적연마를 실시하여 상기 폴리실리콘콘택플러그와 연결되는 TiSiN콘택플러그를 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터 콘택플러그의 형성 방법을 나타낸 도면으로서, 캐패시터콘택플러그 형성 공정에서 TiSiN연마시 연마균일도를 향상시키기 위한 방법을 나타낸다.
도 2a에 도시된 바와 같이, 소정공정이 실시된 반도체 기판(21) 상부에 비트라인을 형성하기 위한 평탄화절연막(22)을 형성한 다음, 상기 평탄화절연막(22) 상부에 난반사방지막(23)으로서 SiON 또는 Si(5∼20%)를 포함하는 SiON 중 어느 하나를 저압(Low pressure) 또는 플라즈마(Plasma) 방법으로 300∼700℃에서 200∼1000Å두께로 증착한다.
이어 캐패시터 콘택마스크를 이용하여 상기 난반사방지막(23)과 평탄화절연막(22)을 식각하여 상기 반도체 기판(21)의 일정 표면이 노출되는 콘택홀을 형성한다. 이어 상기 콘택홀을 포함한 전면에 도핑실리콘(Doped polysilicon) 또는 폴리실리콘(polysilicon)을 400∼1200℃에서 50∼500Å두께로 증착한다. 여기서 폴리실리콘을 예를들어 설명하기로 한다. 이어 상기 폴리실리콘을 1000∼3000Å 타겟 (Target)으로 직접리세스(Direct recess) 에치백하거나 또는 50∼500nm 크기의 실리카(Silica), 산화세륨(Ceria) 또는 알루미나(Alumina) 계열의 산화막슬러리 (Oxide slurry)를 pH 5∼11로 유지하면서 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정을 실시한다. 이어 300∼1000Å타겟으로 리세스하여 리세스드 (Recessed) 폴리실리콘플러그(24)를 형성한다.
이어 상기 폴리실리콘플러그(24)를 포함한 전면에 금속플러그(Metal plug)로서 TiSiN(25)을 300∼600℃에서 400∼2000Å두께로 증착한다.
도 2b에 도시된 바와 같이, 상기 TiSiN(25) 상부에 갭필산화막(Gapfill oxide)(26)으로 PSG(Phospho Silicate Glass), FSG(Fluoro Silicate Glass), PETEOS(Plasma Enhanced TetraEthylOrthoSilicate), PESiH4, HDP USG(High Density Plasma Undoped Silicate Glass) 또는 HDP PSG 중 어느 하나를 500∼3000Å두께로 증착한다.
이어 50∼500nm 크기의 실리카, 산화세륨 또는 알루미나계열 산화막슬러리를 pH 8∼11로 유지하면서 화학적기계적연마하여 콘택중심부 즉, 폴리실리콘콘택플러그 상부의 요부에만 갭필산화막(26)이 잔류하도록 한다.
도 2c에 도시된 바와 같이, 상기 잔류하는 갭필산화막(26)을 식각배리어 (Etch barrier)로 이용하여 상기 평탄화절연막(22) 상부의 TiSiN(25)을 총증착두께의 30∼80%정도만 선택적으로 에치백하여 TiSiN잔류막(27)을 형성한다. 이 때 상기 갭필산화막(26)이 형성된 TiSiN(25)의 상부는 그대로 남아 있게 되는데, 이는 후속 공정에서 이루어지는 화학적기계적연마공정으로 인한 연마균일도를 확보하기 위함이다.
도 2d에 도시된 바와 같이, 상기 결과물에 50∼500nm 크기의 실리카, 산화세륨 또는 알루미나계열 산화막슬러리를 pH 2∼6로 유지하면서 상기 평탄화절연막 (22) 상부의 TiSiN(25) 및 갭필산화막(26)이 모두 제거될 때까지 화학적기계적연마하여 상기 폴리실리콘플러그(24)에 수직으로 연결되는 TiSiN으로 이루어진 금속플 러그(28)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 플러그물질의 에치백시 갭필용 산화막을 식각배리어로 이용하여 에치백하므로써 콘택 중심부의 플러그물질의 손실을 방지할 수 있고, 에치백후 남아있는 플러그물질과 갭필용 산화막을 화학적기계적연마하므로써 균일한 두께의 캐패시터 플러그를 형성하여 안정된 소자 특성을 확보할 수 있는 효과가 있다.
Claims (10)
- 캐패시터 제조 방법에 있어서,반도체 기판 상부에 평탄화절연막을 형성하는 제 1 단계;상기 평탄화절연막을 선택적으로 제거하여 콘택홀을 형성하는 제 2 단계;상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하고 리세스에치백하여 제1폴리실리콘콘택플러그를 형성하는 제 3 단계;상기 폴리실리콘콘택플러그를 포함한 전면에 TiSiN을 형성하는 제 4 단계;상기 TiSiN 상부에 갭필절연막을 형성하는 제 5 단계;상기 갭필절연막을 화학적기계적연마하여 상기 폴리실리콘콘택플러그 상부의 요부를 매립하는 제 6 단계;상기 요부에 매립된 갭필절연막을 식각배리어로 하여 상기 TiSiN을 일부 에치백하는 제 7 단계; 및상기 결과물상에 화학적기계적연마를 실시하여 상기 폴리실리콘콘택플러그와 연결되는 TiSiN콘택플러그를 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 1 단계는,상기 평탄화절연막 상부에 난반사방지막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 2 항에 있어서,상기 난반사방지막으로서 SiON 또는 Si-rich SiON 중 어느 하나를 저압 또는 플라즈마를 이용하여 300∼700℃에서 200∼1000Å 두께로 형성함을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 폴리실리콘콘택플러그로서 도핑폴리실리콘 또는 폴리실리콘을 400∼1200℃에서 50∼500Å 두께로 형성함을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계는,상기 폴리실리콘을 1000∼3000Å타겟으로 직접리세스에치백하거나 또는 50∼500nm 크기의 실리카, 산화세륨 또는 알루미나계열의 산화막슬러리를 pH 5∼11로 유지하면서 화학적기계적연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 TiSiN은 300∼600℃에서 400∼2000Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 갭필절연막으로서 PSG, FSG, PETEOS, PE-SiH4, HDP USG 또는 HDP PSG 중 어느 하나를 500∼3000Å두께로 형성하는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 6 단계는,50∼500nm 크기의 실리카, 산화세륨 또는 알루미나계열 산화막슬러리를 pH 8∼11로 유지하면서 상기 갭필절연막을 화학적기계적연마하는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 7 단계에서,상기 TiSiN은 총두께의 30∼80% 두께만큼 에치백하는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계에서,50∼500nm 크기의 실리카, 산화세륨 또는 알루미나계열 산화막슬러리를 pH 2∼6로 유지하면서 상기 평탄화절연막 상부의 요부에 매립된 TiSiN이 모두 제거될 때까지 화학적기계적연마하는 것을 특징으로 하는 캐패시터의 콘택플러그 형성 방법.
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101041576B1 (ko) * | 2009-01-12 | 2011-06-15 | 신호시스템(주) | 적외선 온도감지센서를 이용한 버스바 온도감지장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144652A (ja) * | 1996-11-14 | 1998-05-29 | Miyazaki Oki Electric Co Ltd | 表面平坦化方法および装置 |
| KR19980016862A (ko) * | 1996-08-29 | 1998-06-05 | 김광호 | 보이드를 방지하기 위한 층간 절연막 평탄화 방법 |
| KR19980040625A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법 |
| KR19990011567A (ko) * | 1997-07-24 | 1999-02-18 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
-
1999
- 1999-12-22 KR KR1019990060612A patent/KR100545698B1/ko not_active IP Right Cessation
Patent Citations (4)
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|---|---|---|---|---|
| KR19980016862A (ko) * | 1996-08-29 | 1998-06-05 | 김광호 | 보이드를 방지하기 위한 층간 절연막 평탄화 방법 |
| JPH10144652A (ja) * | 1996-11-14 | 1998-05-29 | Miyazaki Oki Electric Co Ltd | 表面平坦化方法および装置 |
| KR19980040625A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법 |
| KR19990011567A (ko) * | 1997-07-24 | 1999-02-18 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010057398A (ko) | 2001-07-04 |
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