KR100343148B1 - 반도체 소자의 콘택패드 형성방법 - Google Patents
반도체 소자의 콘택패드 형성방법 Download PDFInfo
- Publication number
- KR100343148B1 KR100343148B1 KR1020000066828A KR20000066828A KR100343148B1 KR 100343148 B1 KR100343148 B1 KR 100343148B1 KR 1020000066828 A KR1020000066828 A KR 1020000066828A KR 20000066828 A KR20000066828 A KR 20000066828A KR 100343148 B1 KR100343148 B1 KR 100343148B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact pad
- insulating film
- forming
- semiconductor device
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 93
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000010410 layer Substances 0.000 claims abstract description 74
- 239000011229 interlayer Substances 0.000 claims abstract description 58
- 239000004020 conductor Substances 0.000 claims abstract description 37
- 238000005498 polishing Methods 0.000 claims abstract description 33
- 239000000126 substance Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000007517 polishing process Methods 0.000 claims abstract description 21
- 239000002002 slurry Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 8
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 5
- 239000011572 manganese Substances 0.000 claims description 5
- 239000002245 particle Substances 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000000779 smoke Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000000843 powder Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 241001061036 Otho Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
공정을 단순화시키고, 게이트 상부절연막의 손실을 억제하여 비트라인과 게이트와의 단선을 억제하고, 게이트 구조형성 후 적층되는 층간절연막의 보이드 발생을 억제할 수 있는 반도체 소자의 콘택패드 형성방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 기판에 게이트 상부절연막을 포함하는 게이트 구조와, 정지층(stopping layer) 및 층간절연막을 형성하고 수행하는 화학기계적 연마공정에서, 게이트 상부절연막과 층간절연막과의 연마선택비가 높은 슬러리를 이용하여 상기 적어도 게이트 상부절연막이 노출되도록 상기 층간절연막을 평탄화하고, 상기 층간절연막에 콘택패드가 형성될 영역을 식각 후, 콘택패드용 도전물질을 증착하고 수행하는 화학기계적 연마공정에서 게이트 상부절연막과 상기 콘택패드용 도전물질과의 연마선택비가 높은 슬러리를 이용하여 평탄화를 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 콘택패드(contact pad)의 형성방법에 관한 것이다.
반도체 소자가 고집적화 될수록 대부분의 반도체 소자의 제조공정에 있어서 공정마진은 감소하게 된다. 반도체 소자중, 디램(DRAM) 및 에스램(SRAM)과 같은 메모리의 소자의 제조공정에 있어서는, 비트라인(bit line)과 드레인의 전기적 연결, 그리고 커패시터부와 소오스의 전기적 연결을 용이하게 하기 위해 콘택패드(contact pad)라는 도전물질층을 형성한다. 이러한 콘택패드의 형성 목적은 상술한 비트라인(bit line)과 드레인의 전기적 연결 및 커패시터부와 소오스의 전기적 연결에 있어서 콘택되는 면적을 최대로 증가시키기 위함이다.
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 콘택패드 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 소자분리막(12)이 형성된 반도체 기판(10)에 게이트 구조(20)를 형성한다. 상기 게이트 구조(20)는 게이트전극(26), 실리사이드층(24), 게이트 상부절연막(22) 및 게이트 스페이서(28)로 이루어진다. 그 후, 정지층(stopping layer, 14)을 반도체 기판의 표면 단차를 따라서 형성하고, 층간절연막(16)을 반도체 기판의 전면을 덮도록 두껍게 증착한다. 계속해서 상기 층간절연막(16)을 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정 혹은 리플로우(reflow) 공정으로 평탄화시킨다. 이때, 평탄화를 진행하는 정도(CMP target)는 상기 게이트 상부절연막(22)의 상부가 손상되는 것을 방지하기 위해, 게이트 상부절연막(22) 위에서 상기 층간절연막(16)이 약 1000Å 이상(도면의 "T1") 남도록 평탄화를 진행한다.
도 2를 참조하면, 상기 평탄화가 완료된 반도체 기판 전면에 반사방지막(18)을 덮고, 상기 반사방지막(18)위에 콘택패드(contact pad)를 식각하기 위한 포토레지스트 패턴(30)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(30)을 식각마스크로 하부의 층간절연막(16A)을 자기정렬방식(SAC: Self Aligned Contact)으로 식각하여 제거함으로써 콘택패드가 형성될 영역을 형성한다. 이때 정지층(14A)은 자기정렬방식의 식각에서 식각정지층(etching stopper)으로 활용되고, 상기 활용이 끝난 후에는 노출된 정지층(14A) 일부는 제거한다. 상기 정지층(14A)이 제거된 반도체 기판 전면에 콘택패드가 형성될 영역(32)을 채우면서 반도체 기판 위를 덮는 콘택패드용 도전물질(34), 예컨대 폴리실리콘(polysilicon)을 증착한다. 이어서, 후속되는 화학기계적 평탄화(CMP)를 용이하게 하기 위하여 추가적인 건식식각을 진행하여 상기 증착된 콘택패드용 도전물질(34), 반사방지막 패턴(18A) 및 층간절연막(16A)을 일정 두께(도면의 "T2")로 에치백(etchback)한다.
도 4를 참조하면, 상기 에치백이 완료된 반도체 기판 전면에 화학기계적 연마 공정을 진행하여 각각의 게이트 구조(20)에 의해 분리된 형상을 갖는 콘택패드(34')를 형성한다. 이때, 정지층(14B) 및 게이트 상부절연막(22)은 상기화학기계적 연마공정으로 상기 층간절연막(16B)을 연마하는 동안에 연마정지층의 역할을 수행한다.
그러나 상술한 종래기술에 의한 반도체 소자의 콘택패드 형성방법은 다음과 같은 문제점을 가지고 있다.
첫째, 콘택패드용 도전물질과 층간절연막을 일단 건식식각으로 인시튜(in-situ) 방식으로 에치백한 후에, 또 다시 화학기계적 연마공정을 진행하기 때문에 전체공정이 길고 복잡한 문제가 있다.
둘째, 게이트 상부절연막을 형성하고 콘택패드를 형성하기 위한 화학기계적 연마공정까지 진행하는 동안에 게이트 상부절연막(22)이 일부 연마나 식각으로 인하여 손실되기 때문에 공정마진이 저하된다. 일 예로, 게이트 상부절연막의 두께를 2300Å으로 형성할 경우에 콘택패드를 형성하기 위한 화학기계적 연마 공정을 진행하면, 게이트 상부절연막의 두께가 대략 800Å 정도로 얇아지며, 낮은곳은 350Å 정도가 된다. 따라서, 게이트 상부절연막의 소모가 심할 경우에는 게이트 구조의 실리사이드층과 콘택패드용 도전물질과 단선(short)이 되는 문제, 즉 게이트와 비트라인이 단선되어 반도체 소자가 동작하지 않는 심각한 문제가 발생할 수도 있다.
셋째, 상기 게이트 상부절연막의 두께 손상을 방지하기 위해서는, 게이트 상부절연막의 두께를 두껍게 형성해야 하는데, 이는 상기 층간절연막(16)의 두께를 증가시켜야 하는 결과를 초래하고, 다시 두꺼운 층간절연막의 두께는 층간절연막 내부에 보이드(void)와 같은 공정불량을 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는 콘택패드 형성공정을 단순화시키면서, 게이트 상부절연막의 손실을 최소화하고, 층간절연막의 두께를 줄일 수 있는 공정을 실현함으로써 층간절연막 내부에서 보이드 발생을 억제할 수 있는 반도체 소자의 콘택패드 형성방법을 제공하는데 있다.
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 콘택패드 형성방법을 설명하기 위해 도시한 단면도들이다.
도 5 내지 도 8은 본 발명에 의한 반도체 소자의 콘택패드 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9는 본 발명에 따라 반도체 소자의 콘택패드를 형성하였을 때, 게이트 상부절연막의 소모정도를 설명하기 위해 도시한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 소자분리막,
104: 정지층(stopping layer), 106: 층간절연막,
108: 콘택패드 형성영역, 120: 게이트 구조,
122: 게이트 상부절연막, 124: 게이트 실리사이드,
126: 게이트 전극, 128: 게이트 스페이서,
130: 식각완충막, 132: 반사방지막,
134: 포토레지스트 패턴, 136: 콘택패드용 도전물질,
136A: 콘택패드.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 콘택패드 형성방법은, 먼저 반도체 기판에 게이트 상부절연막을 포함하는 게이트 구조를 형성한다. 상기 게이트 구조가 형성된 반도체 기판 전면에 표면의 단차를 따라서 정지층(stopping layer)을 블랭킷 방식으로 증착한다. 상기 정지층(stopping layer)이 형성된 반도체 기판 전면에 층간절연막을 두껍게 증착한다. 이어서, 상기 게이트 상부절연막과 상기 층간절연막과 선택비가 높은 물질을 이용하여 상기 게이트 상부절연막까지 상기 층간절연막을 평탄화시킨다. 상기 평탄화가 완료된 반도체 기판 전면에 식각완충막 및 반사방지막을 형성한다. 계속해서, 상기 반사방지막이 형성된 반도체 기판에 사진 및 식각공정을 진행하여 상기 반도체 기판에서 콘택패드가 형성될 영역의 층간절연막을 식각한다. 마지막으로 상기 반도체 기판에 콘택패드용 도전물질을 상기 반도체 기판 전면을 덮도록 증착한 후, 상기 게이트 상부절연막과 상기 콘택패드용 도전물질과의 선택비가 높은 물질을 이용하여 상기 게이트 상부절연막이 드러나도록 상기 콘택패드용 도전물질을 한번에 평탄화한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 상부절연막은질화막(SiN), 산화알루미늄막(Al2O3)중에서 선택된 하나를 사용하여 2000 ±500Å의 두께로 형성하는 것이 바람직하다.
바람직하게는, 상기 층간절연막을 증착한 후에 상기 층간절연막을 화학기계적 연마나 리플로우(reflow) 방식으로 평탄화하는 공정을 더 수행할 수도 있다.
상기 층간절연막을 평탄화하는 공정과, 상기 콘택패드용 도전물질을 평탄화하는 공정은 화학기계적 연마공정을 이용하고 진행하는 것이 바람직하고, 상기 화학기계적 연막공정에 사용되는 슬러리는 알루미나(Alumina), 실리카(Silica), 세리아(Ceria) 및 산화망간(Mn2O3)중에서 선택된 어느 하나의 연마분(abrasive particle)을 포함하는 것을 사용하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 식각완충막은 상기 제7 공정의 콘택패드용 도전물질과 동일한 물질로 형성하는 것이 바람직하며, 두께가 100∼1000Å의 범위인 것이 적합하다. 그리고 상기 반사방지막은 비정질 카본막을 사용하는 것이 적합하다.
본 발명에 의한 반도체 소자는 반도체 소자내부에 콘택패드가 형성되는 구조를 가진 것으로서, 디램(DRAM), 에스램(SRAM) 및 디램 혼합소자(M이)중에서 어느 하나인 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 상기 층간절연막을 평탄화하고, 상기 콘택패드용 도전물질을 평탄화하는 화학기계적 연마공정에서, 상기 층간절연막 혹은 콘택패드용 도전물질과 게이트 상부절연막의 연마선택비는 5:1∼50:1의 범위인것이 적합하다.
바람직하게는, 상기 층간절연막을 평탄화시킨 후에, 상기 콘택패드용 도전물질과 동일 재질의 식각완충막을 1000Å 이하로 형성하는 공정을 더 진행하는 것이 적합하다.
본 발명에 따르면, 층간절연막 및 콘택패드용 도전물질을 평탄화하는 화학기계적 연마공정에서, 상기 층간절연막/콘택패드용 도전물질과 게이트 상부절연막과의 연마선택비가 높은 슬러리를 사용하기 때문에, 공정을 단순화시키고, 게이트 상부절연막의 두께 손실을 최소화할 수 있으므로 게이트와 비트라인의 단선을 방지하고 공정마진을 개선할 수 있다. 또한, 게이트 상부절연막의 두께를 줄여 층간절연막의 두께를 줄일 수 있으므로 층간절연막 내부에서 발생할 수 있는 보이드(void)의 발생을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 아래의 바람직한 실시예에 있어서는 반사방지막이 비정질 카본막이지만, 이는 산화질화막(SiON)과 같은 유기 반사방지막과 같아도 무방하다.또는 아래의 실시예에서 게이트 상부절연막과 층간절연막과의 높은 연마선택비를 이용하여 상기 층간절연막을 연마하는 슬러리가 세리아 계열(Ceria base)이지만, 이는 실리카계열, 혹은 알루미나 및 산화망간계열의 연마분을 포함하는 슬러리로 치환할 수 있는 것이며, 게이트 상부절연막과 콘택패드용 도전물질의 높은 연마선택비를 이용하여 상기 콘택패드용 도전물질을 연마하는 슬러리가 실리카 계열(Silica base)이지만 이것 역시 세리아(Ceria)계열, 혹은 알루미나 및 산화망간계열의 연마분을 포함하는 슬러리로 치환할 수 있다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
도 5를 참조하면, 소자분리막(102)이 형성된 반도체 기판(100)에 게이트 구조(120)를 형성한다. 상술한 게이트 구조(120)는 폴리실리콘 재질의 게이트 전극(126), 그 상부에 텅스텐 실리사이드(WSix) 재질의 실리사이드층(124), 상기 실리사이드층(124) 위에 질화막 혹은 산화알루미늄막(Al2O3) 재질의 게이트 상부절연막(122) 및 상기 게이트전극(126), 실리사이드층(124) 및 게이트 상부절연막(122)의 측벽에 형성된 질화막 재질의 게이트 스페이서(128)로 구성되는 것이 바람직하다.
상기 게이트 상부절연막(122)은 2000 ±500Å의 두께 범위로 형성하는 것이 적절하며, 본 실시예에서는 2300Å의 두께로 형성한다. 이어서, 상기 게이트 구조(120)가 형성된 반도체 기판 전면에 정지층(stopping layer, 104), 예컨대 질화막을 상기 반도체 기판 표면 단차를 따라서 블랭킷(blanket) 방식으로 형성한다.상기 정지층(104)의 두께는 100 ±50Å의 두께인 것이 적합하다. 이어서 층간절연막(106), 예컨대 고밀도 플라즈마 산화막(HDP Oxide), SOG(Spin On Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate), FOx(Flowable Oxide), 포토레지스터 및 폴리머(polymer)중에서 선택된 하나의 절연막을 상기 반도체 기판 위를 충분히 덮도록 증착한다. 상기 증착된 층간절연막(106)은 리플로우(reflow) 방식으로 평탄화를 시키는 것이 적합하다.
계속해서 상기 층간절연막(106)에 화학기계적 연마공정을 진행하되, 상기 게이트 상부절연막(122) 혹은 정지층(104)을 연마정지층으로 설정하여 평탄화를 실시한다. 이때, 상기 층간절연막(106)의 두께는 종래기술에 비하여 얇게 형성할 수 있다. 그 이유는 후속되는 콘택패드용 도전물질의 평탄화공정에서 연마정지층이 게이트 상부절연막(122)이 되기 때문이다. 즉, 종래기술에서는 게이트 상부절연막(122)의 손실을 방지하기 위해 될 수 있으면 층간절연막(106)의 두께를 두껍게 형성하고, 평탄화를 진행하는 높이가 게이트 상부절연막(122)이나 정지층(104) 위의 층간절연막(106) 내부였으나, 본 발명에서는 평탄화를 진행하는 방법이 다르기 때문에 얇게 형성하여도 무방하다.
상기 평탄화를 진행하는 방법은, 상기 층간절연막(106)과 게이트 상부절연막(122)의 연마선택비가 5:1에서 50:1 정도의 연마분이 포함된 슬러리(slurry)를 사용하여 진행하거나, 상기 층간절연막(106)과 게이트 상부절연막(122)의 식각선택비가 5:1∼50:1로 높은 건식식각 방법으로 진행할 수 있다. 즉,층간절연막(106)을 구성하는 막질에 대하여는 연마선택비가 높고, 게이트 상부절연막(122)을 구성하는 질화막에 대하여 식각선택비 혹은 연마선택비가 낮은 물질을 이용하여 평탄화 공정을 진행한다. 상기 층간절연막(106)과 게이트 상부절연막(122)의 연마선택비가 5:1에서 50:1 정도의 연마분이 포함된 슬러리(slurry)는 알루미나(Alumina), 실리카(Silica), 세리아(Ceria) 및 산화망간(Mn2O3)중에서 선택된 어느 하나의 연마분(abrasive particle)을 포함하는 것을 사용할 수 있으나, 본 실시예에서는 세리아(Ceria) 계열의 슬러리를 사용한다.
도 6을 참조하면, 상기 평탄화가 완료된 반도체 기판 전면에 콘택패드용 도전물질과 동일한 재질의 물질, 예컨대 폴리실리콘막을 이용하여 식각완충막(130)을 1000Å 이하의 두께로 형성한다. 상기 식각완충막(130)은 후속되는 콘택패드 형성을 위한 평탄화 공정에서 연마완충 작용을 수행함과 동시에 한번에(one step)의 화학기계적 연마 공정으로 콘택패드를 형성하는 것이 가능해지도록 하는 역할을 한다. 만약 두께가 너무 증가하면 화학기계적 연마 시간을 증가시키기 때문에, 두께는 1000Å 미만으로 형성하는 것이 바람직하다. 즉, 종래기술에서는 상기 화학기계적 연마공정은, 건식식각을 통한 에치백 공정과 화학기계적 연마공정의 두 단계로 이루어 졌으나, 본 발명에서는 상기 식각완충막(130)을 사용함으로써 콘택패드 형성을 위한 화학기계적 연마공정을 한 단계로 줄일 수 있다.
그 후 상기 식각완충막(130) 위에 반사방지막(132)을 형성하고 콘택패드가형성될 영역을 식각하기 위한 포토레지스트 패턴(134)을 형성한다. 상기 반사방지막(132)은 비정질카본막을 사용하는 것이 적합하데, 이것은 비정질 카본막의 제조원가가 싸고, 반사방지막이 포토레지스트 패턴과 함께 제거되기 때문에 별도의 반사방지막(132)을 제거하는 공정을 진행하지 않아도 되기 때문이다.
도 7을 참조하면, 상기 포토레지스트 패턴(134)을 식각마스크로 이용하여 자기정렬방식(SAC)의 식각을 진행하여 콘택패드가 형성될 영역(108)의 층간절연막(106) 일부를 건식식각 방식으로 제거한다. 계속해서 상기 건식식각에 의하여 콘택패드가 형성될 영역에 노출된 정지층(104) 일부를 제거한다. 상기 공정에서 상기 반사방지막은 포토레지스트 패턴(134)을 제거하는 동안에 함께 제거된다.
상기 콘택패드가 형성될 영역(108)이 식각된 반도체 기판 전면에 콘택패드용 도전물질(136), 예컨대 폴리실리콘을 반도체 기판 위를 충분히 덮도록 적층한다. 상기 콘택패드용 도전물질(136)은, 폴리실리콘, 티타늄, 질화티타늄 및 텅스텐중에서 어느 하나의 물질을 사용하여 형성할 수 있으나, 본 실시예에서는 불순물이 포함된 폴리실리콘을 사용한다.
이때, 종래 기술에서는, 후속되는 화학기계적 연막공정에서 게이트 상부절연막(122)이 연마되어 소모되는 것을 최소화하고, 화학기계적 연마의 균일도(uniformity)를 개선하기 위하여, 먼저 건식식각을 진행하여 콘택패드용 도전물질(136)과 약간의 층간절연막을 에치백하였다. 그러나 본 발명에서는 이러한 공정을 수행하지 않는다.
도 8을 참조하면, 상기 콘택패드용 도전물질(136)이 증착된 반도체 기판에 콘택패드 형성을 위한 평탄화 공정을 진행하여 게이트 구조(120)에 의해 분리된 형상을 갖는 콘택패드(136A)를 각각 형성한다.
이때, 상기 평탄화를 진행하는 방법이 화학기계적 연마공정일 경우, 상기 게이트 상부절연막(122)과 콘택패드용 도전물질인 폴리실리콘에 대하여 연마선택비가 1:5에서 1:50의 높은 연마선택비를 갖는 슬러리(slurry)를 사용한다. 상기 슬러리는 슬러리 속에 포함된 연마분(abrasive particle)으로 알루미나(alumina), 실리카(Silica), 산화세륨(Ceria), 산화망간(Mn2O3)등이 포함된 것을 사용할 수 있으나, 본 실시예에서는 실리카 성분의 연마분이 포함된 슬러리를 사용하면 한번의 화학기계적 연마공정으로 분리된 형상을 갖는 콘택패드에 디싱(Dishing)이 발생하지 않으면서 쉽게 평탄화를 달성할 수 있다.
따라서, 상술한 식각완충막(130)의 추가 및 게이트 상부절연막(122)에 대하여 연마선택비가 높은 슬러리를 평탄화공정에 사용함으로써, 콘택패드용 도전물질 증착후에 진행하는 건식식각을 생략하고, 콘택패드 형성을 위한 화학기계적 연마공정을 2단계에서 1단계로 줄일 수 있고, 상기 게이트 상부절연막(122)의 상부가 연마되거나 식각되어 손실되는 것을 억제할 수 있다.
상기 평탄화 공정은 화학기계적 연마 공정이 아니더라도 건식식각을 통하여 실현할 수 있다. 즉, 게이트 상부절연막(122)과 콘택패드용 도전물질(136)과의 식각선택비가 1:5에서 1:50의 범위로 확보되는 조건에서 건식식각을 이용하여 진행하여도 무방하다. 그리고 본 발명에 의한 반도체 소자의 콘택패드 형성방법은 게이트 패턴과 콘택패드가 반도체 소자 내부에 형성되는 디램(DRAM), 에스램(SRAM) 및 디램 혼합소자(MDL: Merged DRAM Logic Device)에 적용이 가능하다.
도 9는 본 발명에 따라 반도체 소자의 콘택패드를 형성하였을 때, 게이트 상부절연막의 소모정도를 설명하기 위해 도시한 그래프이다.
도 9를 참조하면, 게이트 상부절연막을 2300Å으로 형성한 후, 콘택패드용 도전물질을 평탄화한 다음 측정한 게이트 상부절연막의 두께를 나타낸다. 그래프에서 X축은 층간절연막의 두께이고, Y축은 게이트 상부절연막인 질화막의 남아있는 두께를 나타낸다.
그래프에서 ■로 표시되는 부분은 도5 내지 도8과 같이 본 발명의 실시예를 따라서 반도체 소자의 콘택패드를 형성한 후에 측정한 게이트 상부절연막의 두께를 가리키고, ●로 표시되는 부분은 종래기술과 같이 도1 내지 도4의 공정에 따라서 반도체 소자의 콘택패드를 제조하고 측정한 게이트 상부절연막의 두께를 가리킨다.
전체적으로 보아서, 본 발명에 따라서 반도체 소자의 콘택패드를 형성한 경우(■로 표시되는 부분)가 종래기술에 따라서 반도체 소자의 콘택패드를 형성한 경우(●로 표시되는 부분)보다 약 500Å 정도 게이트 상부절연막이 적게 소모된 것을 확인할 수 있다.
상기 결과로부터 다음의 사실을 유추할 수 있다. 첫째, 게이트 상부절연막의 소모를 줄일 수 있기 때문에 게이트와 비트라인의 단선을 예방하고 공정마진을 개선할 수 있다. 둘째, 게이트 상부절연막의 소모가 적기 때문에 전체적인 게이트구조(도5의 120)의 높이를 낮추고, 이에 따라 층간절연막의 두께도 낮출 수 있기 때문에 층간절연막 내의 보이드(void) 발생을 억제할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째 콘택패드용 도전물질을 증착한 후에 진행하던 건식 식각공정을 생략하고, 콘택패드 형성을 위한 화학기계적 연마공정의 단계를 2단계에서 1단계로 줄여 공정을 단순화시킬 수 있다.
둘째, 층간절연막을 평탄화하는 공정과, 콘택패드 형성을 위한 평탄화 공정에서 게이트 상부절연막의 두께 손실을 억제할 수 있으므로 게이트와 비트라인의 단선을 방지하고, 공정마진을 개선할 수 있다.
셋째, 층간절연막의 두께를 줄일 수 있으므로 층간절연막 내부에서 발생할 수 있는 보이드(void)의 발생을 억제할 수 있다.
넷째, 콘택패드 형성을 위한 평탄화 공정에서 콘택패드 표면에 발생하는 디싱(dishing)을 방지할 수 있다.
Claims (21)
- 반도체 기판에 게이트 상부절연막을 포함하는 게이트 구조를 형성하는 제1 공정;상기 게이트 구조가 형성된 반도체 기판 전면에 표면의 단차를 따라서 정지층(stopping layer)을 블랭킷 방식으로 형성하는 제2 공정;상기 정지층(stopping layer)이 형성된 반도체 기판 전면에 층간절연막을 증착하는 제3 공정;상기 게이트 상부절연막과 상기 층간절연막과 선택비가 높은 물질을 이용하여 적어도 상기 게이트 상부절연막이 노출되도록 상기 층간절연막을 평탄화시키는 제4 공정;상기 반도체 기판에 사진 및 식각공정을 진행하여 상기 반도체 기판에서 콘택패드가 형성될 영역의 층간절연막을 식각하는 제5 공정;상기 반도체 기판에 콘택패드용 도전물질을 상기 반도체 기판 전면을 덮도록 증착하는 제 6공정; 및상기 게이트 상부절연막과 상기 콘택패드용 도전물질과 선택비가 높은 물질을 이용하여 평탄화를 진행하는 제7 공정을 구비하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 게이트 상부절연막은 질화막(SiN), 산화알루미늄막(Al2O3)중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 게이트 상부절연막은 두께가 2000 ±500Å인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 정지층은 질화막(SiN)인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 정지층은 두께가 100 ±50Å인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 층간절연막은 HDP 산화막, PE-TEOS, USG, BPSG, PSG, FOx 및 포토레지스트와 같은 폴리머로 이루어진 절연막중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 제3 공정의 층간절연막을 증착한 후에 상기 층간절연막을 화학기계적 연마나 리플로우(reflow) 방식으로 평탄화하는 공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 제4 공정의 평탄화는 화학기계적 연막 및 건식식각 중에서 선택된 어느 하나의 공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제8항에 있어서,상기 화학기계적 연마는 상기 게이트 상부절연막과 상기 층간절연막과의 연마선택비가 1:5∼1:50의 연마선택비를 갖는 슬러리를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제 9항에 있어서,상기 슬러리는 알루미나(Alumina), 실리카(Silica), 세리아(Ceria) 및 산화망간(Mn2O3)중에서 선택된 어느 하나의 연마분(abrasive particle)을 포함하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 제4 공정 후에 상기 평탄화가 완료된 반도체 기판 전면에 식각완충막을 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제11항에 있어서,상기 식각완충막이 형성된 반도체 기판 전면에 반사방지막을 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제11항에 있어서,상기 식각완충막은 상기 제7 공정의 콘택패드용 도전물질과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제11항에 있어서,상기 식각완충막은 두께가 100∼1000Å의 범위인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제12항에 있어서,상기 반사방지막은 비정질 카본막을 사용하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 제5 공정 후에, 노출된 형태의 정지층을 식각하는 공정을 더 수행하는것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 콘택패드용 도전물질은 폴리실리콘, 티타늄(Ti), 질화티타늄(TiN) 및 텅스텐(W)으로 이루어진 도전물질중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 제7 공정의 평탄화는 건식식각 및 화학기계적 연마공정중 하나의 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제18항에 있어서,상기 화학기계적 연마는 상기 게이트 상부절연막과 상기 콘택패드용 도전물질과의 연마선택비가 1:5∼1:50의 연마선택비를 갖는 슬러리를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제19항에 있어서,상기 슬러리는 알루미나(Alumina), 실리카(Silica), 세리아(Ceria) 및 산화망간(Mn2O3)중에서 선택된 어느 하나의 연마분(abrasive particle)을 포함하는 것을특징으로 하는 반도체 소자의 콘택패드 형성방법.
- 제1항에 있어서,상기 반도체 소자는 디램(DRAM), 에스램(SRAM) 및 디램 혼합소자(M이)중에서 선택된 어느 하나의 반도체 소자인 것을 특징으로 하는 반도체 소자의 콘택패드 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000066828A KR100343148B1 (ko) | 2000-11-10 | 2000-11-10 | 반도체 소자의 콘택패드 형성방법 |
| TW090124378A TW501234B (en) | 2000-11-10 | 2001-10-03 | Method for fabricating a contact pad of semiconductor device |
| JP2001336993A JP4290910B2 (ja) | 2000-11-10 | 2001-11-01 | 半導体素子のコンタクトパッドの形成方法 |
| US09/986,445 US6716732B2 (en) | 2000-11-10 | 2001-11-08 | Method for fabricating a contact pad of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000066828A KR100343148B1 (ko) | 2000-11-10 | 2000-11-10 | 반도체 소자의 콘택패드 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020036580A KR20020036580A (ko) | 2002-05-16 |
| KR100343148B1 true KR100343148B1 (ko) | 2002-07-06 |
Family
ID=19698386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000066828A KR100343148B1 (ko) | 2000-11-10 | 2000-11-10 | 반도체 소자의 콘택패드 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6716732B2 (ko) |
| JP (1) | JP4290910B2 (ko) |
| KR (1) | KR100343148B1 (ko) |
| TW (1) | TW501234B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881750B1 (ko) * | 2002-11-20 | 2009-02-06 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 제조방법 |
| TW200409230A (en) | 2002-11-28 | 2004-06-01 | Au Optronics Corp | Method for avoiding non-uniform etching of silicon layer |
| JP2004228519A (ja) | 2003-01-27 | 2004-08-12 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| US20040169283A1 (en) * | 2003-02-28 | 2004-09-02 | Eun-Kyung Baek | Integrated circuit devices and methods of forming the same that have a low dielectric insulating interlayer between conductive structures |
| KR100984913B1 (ko) * | 2003-04-29 | 2010-10-04 | 크로스텍 캐피탈, 엘엘씨 | 씨모스 이미지센서의 제조방법 |
| DE10339988B4 (de) * | 2003-08-29 | 2008-06-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer antireflektierenden Schicht |
| KR100499175B1 (ko) * | 2003-09-01 | 2005-07-01 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR100596834B1 (ko) * | 2003-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 플러그 형성방법 |
| JP4543392B2 (ja) * | 2005-11-01 | 2010-09-15 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100743651B1 (ko) * | 2006-05-24 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| KR100792404B1 (ko) * | 2006-10-02 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101406888B1 (ko) * | 2007-12-13 | 2014-06-30 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR20090080751A (ko) | 2008-01-22 | 2009-07-27 | 삼성전자주식회사 | 저항성 메모리 소자 및 그 제조방법 |
| US10600687B2 (en) * | 2017-04-19 | 2020-03-24 | Tokyo Electron Limited | Process integration techniques using a carbon layer to form self-aligned structures |
| CN108550563A (zh) * | 2018-06-08 | 2018-09-18 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其制备方法 |
| TWI811425B (zh) * | 2019-08-13 | 2023-08-11 | 聯華電子股份有限公司 | 半導體結構的製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684313A (en) * | 1996-02-20 | 1997-11-04 | Kenney; Donald M. | Vertical precharge structure for DRAM |
| EP1684343A3 (en) * | 1996-10-30 | 2010-03-03 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor memory device |
| KR100276387B1 (ko) * | 1998-01-08 | 2000-12-15 | 윤종용 | 반도체 장치의 자기정렬 콘택 형성 방법 |
| KR100334572B1 (ko) * | 1999-08-26 | 2002-05-03 | 윤종용 | 반도체 장치의 자기정렬 콘택 형성 방법 |
| US6380042B1 (en) * | 2001-02-15 | 2002-04-30 | Winbond Electronics Corp. | Self-aligned contact process using stacked spacers |
-
2000
- 2000-11-10 KR KR1020000066828A patent/KR100343148B1/ko not_active IP Right Cessation
-
2001
- 2001-10-03 TW TW090124378A patent/TW501234B/zh not_active IP Right Cessation
- 2001-11-01 JP JP2001336993A patent/JP4290910B2/ja not_active Expired - Lifetime
- 2001-11-08 US US09/986,445 patent/US6716732B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020036580A (ko) | 2002-05-16 |
| US20020086509A1 (en) | 2002-07-04 |
| JP4290910B2 (ja) | 2009-07-08 |
| JP2002208636A (ja) | 2002-07-26 |
| TW501234B (en) | 2002-09-01 |
| US6716732B2 (en) | 2004-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7674685B2 (en) | Semiconductor device isolation structures and methods of fabricating such structures | |
| KR100343148B1 (ko) | 반도체 소자의 콘택패드 형성방법 | |
| US8026604B2 (en) | Semiconductor devices having contact holes including protrusions exposing contact pads | |
| US7119015B2 (en) | Method for forming polysilicon plug of semiconductor device | |
| KR100343146B1 (ko) | 다마신 구조의 게이트 전극이 형성된 반도체 소자 및 그의형성방법 | |
| KR20050038869A (ko) | 미세 패턴 형성이 가능한 반도체 장치 제조 방법 | |
| US6569770B2 (en) | Method for improving oxide erosion of tungsten CMP operations | |
| US7244649B2 (en) | Method of manufacturing a capacitor having improved capacitance and method of manufacturing a semiconductor device including the capacitor | |
| US20050014330A1 (en) | Method of planarizing an interlayer dielectric layer | |
| US7037821B2 (en) | Method for forming contact of semiconductor device | |
| US20040171243A1 (en) | Method of forming a conductive pattern of a semiconductor device and method of manufacturing a non-volatile semiconductor memory device using the same | |
| JP2006237082A (ja) | 半導体装置の製造方法 | |
| KR100582370B1 (ko) | 다마신공정을 이용한 게이트전극의 제조 방법 | |
| KR20010005107A (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100674894B1 (ko) | 2단계 화학기계적 연마를 통한 하부전극층 분리방법 | |
| KR100520609B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| KR100576452B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| KR100545698B1 (ko) | 캐패시터의 콘택플러그 형성 방법 | |
| JP4876231B2 (ja) | 半導体装置の製造方法 | |
| KR100349686B1 (ko) | 이너 캐패시터의 전하저장 전극 형성방법 | |
| KR100318455B1 (ko) | 반도체소자의커패시터형성방법 | |
| KR20030001086A (ko) | 반도체 소자의 랜딩 플러그 콘택 형성방법 | |
| KR20010058986A (ko) | 세리아계 슬러리를 이용한 연마공정으로 플러그 간의연결을 방지할 수 있는 반도체 소자 제조 방법 | |
| KR20010061490A (ko) | 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는반도체 소자의 캐패시터 하부전극 형성 방법 | |
| KR20010063496A (ko) | 세리아계 슬러리를 이용한 연마공정으로 캐패시터 플러그간의 연결을 방지할 수 있는 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080602 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |