KR100881750B1 - 반도체 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 상기한 본 발명의 목적을 달성하기 위하여 본 발명의 일견지에 따르면, 소자 분리막 및 액티브 영역이 한정된 반도체 기판, 상기 소자 분리막 및 액티브 영역상에 배치되는 워드 라인, 상기 워드 라인 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 상기 결과물 상부에 상기 워드 라인과 동일한 높이를 갖도록 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막내에 형성되며, 상기 드레인 및 소오스 영역과 각각 콘택되는 제 1 및 제 2 랜딩 플러그, 및 상기 제 1 랜딩 플러그의 소정 부분과 콘택되는 비트 라인을 포함하며, 상기 제 1 랜딩 플러그는 드레인 영역과 콘택되며 제 1 층간 절연막을 관통하는 제 1 부분과, 상기 제 1 부분과 접하면서 상기 소자 분리막 상에 위치하는 제 1 층간 절연막 상부에 형성되는 제 2 부분을 포함한다.
랜딩 플러그, 비트 라인, 콘택 마진, 워드 라인, 소오스 및 드레인 영역
Description
도 1은 랜딩 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 평면도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 110 : 소자 분리막
140a : 드레인 영역 170,175 : 랜딩 플러그
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 메모리 소자의 비트 라인과 콘택되는 랜딩 플러그 제조방법에 관한 것이다.
최근 반도체 메모리 소자는 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가비트(giga bit) 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를 들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 랜딩 플러그(혹은, 콘택 패드)가 제안되었다.
도 1은 랜딩 플러그를 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도로서, 워드 라인과 평행한 방향으로 따라 절단하였으며, 평행하는 워드 라인 사이의 공간을 보여준다.
도 1에 도시된 바와 같이, 반도체 기판(10)의 적소에 소자 분리막(12)을 형성하여, 액티브 영역(15)을 한정한다. 다음, 소자 분리막(12) 및 액티브 영역(14)을 지나도록 워드 라인(도시되지 않음)이 형성하고, 워드 라인(도시되지 않음)이 형성된 반도체 기판 결과물 상부에 제 1 층간 절연막(18)을 형성한다. 다음, 액티브 영역(15) 즉, 소오스 영역(도시되지 않음) 및 드레인 영역(16)이 노출되도록 제 1 층간 절연막(18)을 식각하여 랜딩 플러그 예정 영역을 형성한다. 이때, 이후 형성될 비트 라인이 배치되는 드레인 영역(16)과 인접하는 소자 분리막(12)이 노출되도록 제 1 층간 절연막(18)을 식각한다. 그 다음, 제 1 층간 절연막(18)내의 랜딩 플러그 예정 영역내에 공지의 방식으로 도전층을 충진하여 랜딩 플러그(20)를 형성한다. 드레인 영역(16)과 콘택되는 랜딩 플러그(20)는 소자 분리막(12)과도 접하게 된다.
이어서, 랜딩 플러그(20) 및 제 1 층간 절연막(18) 상부에 제 2 층간 절연막(22)을 증착한다음, 드레인 영역과 콘택되는 랜딩 플러그(20)의 소정 부분, 특히 소자 분리막(12)과 대응하는 랜딩 플러그(20) 부분이 노출되도록 제 2 층간 절연막(22)을 식각하여 비트 라인 콘택홀(도시되지 않음)을 형성한다. 그후, 결과물 상부에 베리어 금속막(24) 및 비트라인용 도전층을 증착한다음, 소정 부분 패터닝하여 비트 라인(26)을 형성한다.
그러나, 종래의 드레인 영역과 콘택되는 랜딩 플러그(20)는 소자 분리막(12) 상에 형성되므로, 랜딩 플러그 영역을 한정하기 위한 제 1 층간 절연막(18) 식각시 소자 분리막(12)이 일부 식각되어질 수 있다. 또한, 드레인 영역과 콘택되는 랜딩 플러그(20)는 절연막인 소자 분리막(12)과 접하도록 형성되므로, 콘택 저항이 증대되어, 소자의 스피드 특성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자 분리막과 랜딩 플러그의 접촉을 방지하여, 소자 분리막의 유실을 감소시키는 한편, 콘택 저항을 감소시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소자 분리막 및 액티브 영역이 한정된 반도체 기판, 상기 소자 분리막 및 액티브 영역상에 배치되는 워드 라인, 상기 워드 라인 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 상기 결과물 상부에 상기 워드 라인과 동일한 높이를 갖도록 형성되는 제 1 층간 절연막, 상기 제 1 층간 절연막내에 형성되며, 상기 드레인 및 소오스 영역과 각각 콘택되는 제 1 및 제 2 랜딩 플러그, 및 상기 제 1 랜딩 플러그의 소정 부분과 콘택되는 비트 라인을 포함하며, 상기 제 1 랜딩 플러그는 드레인 영역과 콘택되며 제 1 층간 절연막을 관통하는 제 1 부분과, 상기 제 1 부분과 접하면서 상기 소자 분리막 상에 위치하는 제 1 층간 절연막 상부에 형성되는 제 2 부분을 포함하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 반도체 기판상에 소자 분리막을 형성하여, 액티브 영역을 한정하는 단계, 상기 소자 분리막 및 액티브 영역상에 워드 라인을 형성하는 단계, 상기 워드 라인 양측의 액티브 영역에 소오스, 드레인 영역 을 형성하는 단계, 상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 형성하는 단계, 상기 드레인 영역과 인접하는 소자 분리막 상의 제 1 층간 절연막을 일정 깊이만큼 식각하여 홈부를 형성하는 단계, 상기 소오스 및 드레인 영역이 선택적으로 노출되도록 제 1 층간 절연막을 식각하여 랜딩 플러그 예정 영역을 형성하되, 상기 드레인을 노출시키는 랜딩 플러그 예정 영역은 상기 홈부와 연통되도록 랜딩 플러그 예정 영역을 형성하는 단계, 상기 랜딩 플러그 예정 영역 및 홈부에 도전물을 충전시켜 드레인 영역과 콘택되는 제 1 랜딩 플러그와, 소오스 영역과 콘택되는 제 2 랜딩 플러그를 형성하는 단계, 상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 증착하는 단계, 상기 제 1 랜딩 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계, 및 상기 비트 라인 콘택홀 및 상기 제 2 층간 절연막 상부에 비트 라인을 형성하는 단계를 포함하는 반도체 메모리 소자 제조방법이 제공된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 평면도이고, 도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 3a 내지 도 3d는 도 2a 내지 도 2d의 Ⅲ-Ⅲ'선을 따라 각각 절단한 단면도이다.
도 2a 및 도 3a를 참조하여, 반도체 기판(100) 상의 소정 부분에 예를 들어, STI(shallow trench isolation) 방식에 의하여 소자 분리막(110)을 형성하여 액티브 영역(120)을 한정한다. 그후, 소자 분리막(110) 및 액티브 영역(120)을 지나도록 워드 라인(130)을 형성한다. 워드 라인(130)은 도 2a에 도시된 바와 같이, 하나의 액티브 영역(120)당 한 쌍이 지나도록 배치되며, 이러한 워드 라인(130)은 도면에 도시되지 않았지만, 게이트 산화막, 게이트 도전층, 하드 마스크막 및 스페이서를 포함한다. 워드 라인(130) 양측의 액티브 영역(120)에 불순물을 주입하여, 소오스, 드레인 영역(140b,140b)을 형성한다. 다음, 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(150)을 형성한다. 그후, 제 1 층간 절연막(150)은 워드 라인(130) 표면이 노출되도록 평탄화된 상태일 수 있다. 이때, 도 3a는 워드 라인(130)과 평행한 방향을 따라 절단한 도면으로, 드레인 영역(140b)만이 노출되고, 제 1 층간 절연막(150)은 투명하므로, 도 2a에서는 도시되지 않았다.
도 2b 및 도 3b를 참조하여, 제 1 층간 절연막(150) 상부에 비트 라인 콘택 예정 영역이 노출되도록 제 1 마스크 패턴(160)을 형성한다. 이 제 1 마스크 패턴(160)은 이후 비트 라인 형성시 드레인과 콘택되는 랜딩 플러그를 노출시키기 위한 마스크이다. 제 1 마스크 패턴(160)에 의하여 노출되는 영역은 드레인 영역(140b)의 상부(또는 하부)의 소자 분리막(140) 상부 영역이다. 그후, 제 1 마스크 패턴(160)의 형태로 제 1 층간 절연막(150)을 전체 두께의 일부를 식각하여, 홈부(A)를 형성한다. 이때, 홈부(A)는 드레인 영역(140b)의 상부(또는 하부)의 소자 분리막(140) 상부영역에 형성된다. 아울러, 홈부(A)의 깊이는 워드 라인의 높이 보다는 낮음이 바람직하다.
도 2c 및 도 3c를 참조하여, 제 1 마스크 패턴(160)을 공지의 방식으로 제거한다음, 소오스 및 드레인 영역(140a,140b)이 노출되도록 제 2 마스크 패턴(165)을 이때, 홈부(A)는 제 2 마스크 패턴(165)에 의하여 차폐된다. 이어서, 제 2 마스크 패턴(165)의 형태로 제 1 층간 절연막(150)을 식각하여, 랜딩 플러그 예정 영역(B,C)를 한정한다. 이때, 드레인 영역(140a)을 노출시키는 랜딩 플러그 예정 영역(B)은 워드 라인(130) 사이의 전체 드레인 영역(140a)을 노출시키고, 소오스 영역(140b)을 노출시키는 랜딩 플러그 예정 영역(C)은 소오스 영역(140b)을 홀 타입으로 노출시킨다.
도 2d 및 도 3d를 참조하여, 제 2 마스크 패턴(165)을 공지의 방식으로 제거한다음, 반도체 기판(100) 결과물 상부에 홈부(A) 및 랜딩 플러그 영역(B,C)이 충분히 매립되도록 도전막, 예를 들어 도핑된 폴리실리콘막을 증착한다. 이어서, 제 1 층간 절연막(150)이 노출되도록 화학적 기계적 연마하여, 제 1 및 제 2 랜딩 플러그(170,175)를 형성한다. 제 1 랜딩 플러그(170)는 드레인 영역(140a)과 콘택되는 플러그로서 홈부(A) 및 드레인 영역(140a)을 노출시키는 랜딩 플러그 영역(B)에 형성되어, 계단 형상을 지닌다. 즉, 드레인 영역(140a)과는 콘택되고, 소자 분리막(110)과는 콘택되지 않는다. 제 2 랜딩 플러그(175)는 소오스 영역(140b)과 콘택되며 기둥 형태로 형성된다.
그후, 랜딩 플러그(170,175)가 형성된 반도체 기판 결과물 상부에 제 2 층간 절연막(180)을 형성한다음, 레이아웃상 드레인 영역(140a)의 상부(또는 하부)에 해 당하는 소자 분리막(110) 상에 위치하는 랜딩 플러그(170) 부분, 즉, 홈부(A) 영역에 형성된 랜딩 플러그(170) 부분이 노출되도록 제 2 층간 절연막(180)을 식각하여 비트 라인 콘택홀을 형성한다. 이때, 비트 라인 콘택홀은 상기 제 1 마스크 패턴을 이용하여 형성된다. 그후, 결과물 상부에 베리어 금속막(185) 및 비트라인용 도전층을 증착한다음, 소정 부분 패터닝하여 비트 라인(190)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 드레인 영역과 콘택되는 랜딩 플러그를 계단 형태로 형성한다. 즉, 비트 라인 콘택 예정 영역에 해당하는 제 1 층간 절연막을 소정 두께만큼 식각하여 홈부를 형성한다음, 홈부를 차폐한 상태에서 드레인 영역이 노출되도록 제 1 층간 절연막을 식각하여, 계단 형태의 랜딩 플러그 영역을 형성한다. 그후, 랜딩 플러그 영역에 도전물을 매립하여, 계단 형태의 랜딩 플러그를 형성한다. 이때, 홈부는 제 1 층간 절연막의 일정 두께만큼의 식각으로 형성되므로, 소자 분리막이 일부 식각될 위험이 없고, 랜딩 플러그와 소자 분리막의 접촉을 방지하므로, 콘택 저항 특성을 개선할 수 있다. 또한, 콘택 마진이 증대되어 공정이 용이할 뿐만 아니라, 제 1 층간 절연막내의 브릿지로 인한 비트 라인간의 브릿지가 방지된다.
Claims (7)
- 소자 분리막 및 액티브 영역이 한정된 반도체 기판;상기 소자 분리막 및 액티브 영역상에 배치되는 워드 라인;상기 워드 라인 양측의 액티브 영역에 형성되는 소오스, 드레인 영역;상기 결과물 상부에 상기 워드 라인과 동일한 높이를 갖도록 형성되는 제 1 층간 절연막;상기 제 1 층간 절연막내에 형성되며, 상기 드레인 및 소오스 영역과 각각 콘택되는 제 1 및 제 2 랜딩 플러그; 및상기 제 1 랜딩 플러그의 소정 부분과 콘택되는 비트 라인을 포함하며,상기 제 1 랜딩 플러그는 드레인 영역과 콘택되며 제 1 층간 절연막을 관통하는 제 1 부분과, 상기 제 1 부분과 접하면서 상기 소자 분리막 상에 위치하는 제 1 층간 절연막 상부에 형성되는 제 2 부분을 포함하고,상기 비트 라인은 상기 제 1 랜딩 플러그의 제 2 부분과 콘택되는 것을 특징으로 하는 반도체 메모리 소자.
- 삭제
- 제 1 항에 있어서,상기 제 1 랜딩 플러그의 제 2 부분의 깊이는 상기 워드 라인의 높이보다는 작은 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판상에 소자 분리막을 형성하여, 액티브 영역을 한정하는 단계;상기 소자 분리막 및 액티브 영역상에 워드 라인을 형성하는 단계;상기 워드 라인 양측의 액티브 영역에 소오스, 드레인 영역을 형성하는 단계;상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 형성하는 단계;상기 드레인 영역과 인접하는 소자 분리막 상의 제 1 층간 절연막을 일정 깊이만큼 식각하여 홈부를 형성하는 단계;상기 소오스 및 드레인 영역이 선택적으로 노출되도록 제 1 층간 절연막을 식각하여 랜딩 플러그 예정 영역을 형성하되, 상기 드레인을 노출시키는 랜딩 플러그 예정 영역은 상기 홈부와 연통되도록 랜딩 플러그 예정 영역을 형성하는 단계;상기 랜딩 플러그 예정 영역 및 홈부에 도전물을 충전시켜 드레인 영역과 콘택되는 제 1 랜딩 플러그와, 소오스 영역과 콘택되는 제 2 랜딩 플러그를 형성하는 단계;상기 반도체 기판 결과물 상부에 제 2 층간 절연막을 증착하는 단계;상기 제 1 랜딩 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계; 및상기 비트 라인 콘택홀 및 상기 제 2 층간 절연막 상부에 비트 라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 홈부를 형성하는 단계와, 상기 비트 라인 콘택홀을 형성하는 단계는 동일한 마스크를 이용하여 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 층간 절연막을 형성하는 단계와 상기 홈부를 형성하는 단계 사이에, 상기 제 1 층간 절연막을 상기 워드 라인과 동일한 높이를 갖도록 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 홈부의 깊이는 상기 워드 라인의 높이보다 작은 것을 특징으로 하는 반 도체 메모리 소자의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |