JP2013235908A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】容量コンタクトパッドを有していなくとも、周辺回路配線のエッチングによってもリセスを発生せず、したがって、その後の工程においてオーバーエッチングの度合いを抑制可能であり、よって、ビットラインゲートの短絡の虞がない半導体記憶装置の製造方法を提供する。
【解決手段】メモリセル領域に埋込ワードライン３、ビットラインゲート５および容量コンタクトプラグ７を形成する一方、前記周辺回路領域に周辺コンタクトプラグ７’を形成する。周辺回路領域に所定のパターンの周辺回路配線９を金属膜のエッチングによって形成する。周辺回路配線形成工程に先立ち、前記メモリセル領域上に、前記容量コンタクトプラグ７の上面を保護する容量コンタクト保護膜８を形成する。
【選択図】図９

Description

本発明は、ＤＲＡＭ等の半導体記憶装置の製造方法に関する。

図１（ａ）および（ｂ）は、この種の半導体記憶装置の製造方法において、周辺回路領域ＰＦＡにおいて周辺回路配線９を形成するために全面に形成した配線材料としてのタングステンから成る金属膜を、所定の配線パターンにドライエッチングする工程が終了した後の状態を示している。このエッチング工程では、メモリセル領域ＭＣＡ上のタングステンを取り除くときにコンタクトプラグ（容量コンタクトプラグ７）の上面もエッチングされるため、リセスＤが発生する。

図２（ａ）および（ｂ）は、この種の半導体記憶装置の製造方法において、上記エッチング工程に続いてキャパシタを形成する工程のうち、下部電極１２ｂを形成した後の状態を示している。この状態に至るまでの工程においは、容量コンタクトプラグ７のコンタクト性を確保すべく、即ち、前述のリセスＤにストップ窒化膜１０が入り込んでコンタクト抵抗が低下することを回避すべく、シリンダーホール１２ａを開口するためのエッチングの際にオーバーエッチングの度合いを大きくしている。

上述のごとくシリンダーホール１２ａの開口時にオーバーエッチングの度合いを大きくした場合、シリンダーホール１２ａが、ビットラインゲート（ＢＬＧ）５のサイドウォール絶縁膜５ｆを貫通し、ＢＬＧ上層膜５ｅにまで到達する。即ち、ビットラインゲートの一部（ＢＬＧ上層膜５ｅ）が、シリンダーホール１２ａ内に露出することになる。この場合、図２（ａ）および（ｂ）に示されるように、下部電極１２ｂ形成後に、下部電極１２ｂとＢＬＧ上層膜５ｅが短絡するという問題がある。

尚、以前は、容量コンタクトプラグ上に容量コンタクトパッドを設けていたため、下層に位置する配線上面までシリンダーがエッチングされることはなかった。しかし、昨今の半導体記憶装置の微細化により、半導体記憶装置に容量コンタクトパッドを具備させることができないという実情にある。

それ故、本発明の課題は、容量コンタクトパッドを具備せずに、周辺回路配線のエッチングによってもリセスを発生せず、したがって、その後の工程においてオーバーエッチングの度合いを抑制可能であり、よって、ビットラインゲートの短絡の虞がない半導体記憶装置の製造方法を提供することである。

本発明によれば、シリンダー状のキャパシタを含むメモリセル領域と、周辺回路配線を含む周辺回路領域とを半導体基板上に有する半導体記憶装置の製造方法であって、
前記メモリセル領域に埋込ワードライン、ビットラインゲートおよび容量コンタクトプラグを形成する一方、前記周辺回路領域に周辺コンタクトプラグを形成する工程と、前記周辺回路領域に所定のパターンの前記周辺回路配線をエッチングによって形成する工程とを有し、前記周辺回路配線形成工程に先立ち、前記メモリセル領域上に、前記容量コンタクトプラグの上面を保護する容量コンタクト保護膜を形成する工程をさらに有することを特徴とする半導体記憶装置の製造方法が得られる。

前記容量コンタクト保護膜は、前記容量コンタクトプラグの上面を、前記周辺回路配線形成工程におけるエッチングから保護するものであってもよい。

前記容量コンタクト保護膜形成工程は、前記容量コンタクトプラグの上面が露出した前記メモリセル領域および前記周辺回路領域の全面に酸化膜または窒化膜である容量コンタクト保護膜を成膜する工程と、前記容量コンタクト保護膜全面にレジストを塗布する工程と、リソグラフィによって前記メモリセル領域の全面に前記容量コンタクト保護膜を残す工程とを含んでいてもよい。

前記周辺回路配線形成工程は、前記容量コンタクト保護膜が形成された前記メモリセル領域および前記周辺コンタクトプラグの上面が露出した前記周辺回路領域の全面にタングステンから成る金属膜を成膜する工程と、前記金属膜全面にレジストを塗布する工程と、リソグラフィおよびエッチングによって前記周辺回路領域に前記金属膜を前記周辺回路配線としてパターニングする工程とを含み、前記周辺回路配線パターニング工程にて、不要な領域に前記金属膜が残らないようにエッチングをオーバーエッチとするものであってもよい。

前記周辺回路配線形成工程後に、前記メモリセル領域の前記容量コンタクトプラグ上にシリンダーホールをエッチングによって形成する工程をさらに有し、前記シリンダーホール形成工程は、ＣＶＤによって前記メモリセル領域および前記周辺回路領域の全面にシリコン窒化膜であるストップ窒化膜を形成する工程と、ＣＶＤによって前記ストップ窒化膜の全面にシリコン酸化膜である層間絶縁膜を形成する工程と、リソグラフィおよびエッチングによって前記ストップ窒化膜および前記層間絶縁膜のうちの前記容量コンタクトプラグ上に前記シリンダーホールを開口する工程とを含み、前記シリンダーホール開口工程にて、前記容量コンタクトプラグの上面が前記シリンダーホール内に露出するようにエッチングをオーバーエッチとするものであってもよい。

前記シリンダーホール形成工程後に、前記シリンダーホールの内壁面上にキャパシタを形成する工程をさらに有し、前記キャパシタ形成工程は、前記シリンダーホールの内壁面を含む前記メモリセル領域および前記周辺回路領域の全面に下部電極、容量絶縁膜および上部電極膜を形成する工程と、リソグラフィおよびエッチングによって前記シリンダーホールの前記内壁面に前記下部電極、前記容量絶縁膜および前記上部電極膜をシリンダー状のキャパシタとして残す工程とを含んでいてもよい。

本発明による半導体記憶装置の製造方法は、容量コンタクトパッドを有していなくとも、周辺回路配線のエッチングによってもリセスを発生せず、したがって、その後の工程においてオーバーエッチングの度合いを抑制可能であり、よって、ビットラインゲートの短絡の虞がない。

本発明の関連技術による半導体記憶装置の製造方法を説明するための図であり、（ａ）は配線のエッチング後の状態を示す平面図、（ｂ）は図１（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の関連技術による半導体記憶装置の製造方法を説明するための図であり、（ａ）は下部電極の形成後の状態を示す平面図、（ｂ）は図２（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法によって製造される半導体記憶装置の要部を示す図であり、（ａ）は下部電極の形成後の状態を示す平面図、（ｂ）は図３（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法を示す図であり、（ａ）は平面図、（ｂ）は図４（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態半導体記憶装置の製造方法を説明するための図であり、（ａ）は下部電極の形成後の状態を示す平面図、（ｂ）は図５（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図６（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図７（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図８（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図９（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図１０（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図１１（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図１２（ａ）における切断線Ａ−Ａ’に沿った断面図である。 本発明の実施形態による半導体記憶装置の製造方法における各工程を示す図であり、（ａ）は平面図、（ｂ）は図１３（ａ）における切断線Ａ−Ａ’に沿った断面図である。

以下、図面を参照して、本発明の実施形態による半導体記憶装置の製造方法を説明する。

まず、図３（ａ）の平面図を参照して、本発明の実施形態による製造方法によって製造される半導体記憶装置の主要部分の構造について説明する。図３（ａ）では、容量部分の構造については省略されている。半導体基板１上にメモリセル領域ＭＣＡと、その周囲に周辺回路領域ＰＦＡが存在する。図３（ａ）では、Ｘ方向に隣り合っているが、この限りではない。

図３（ａ）を参照すると、メモリセル領域ＭＣＡにおいて、Ｘ方向に対して傾きを有するＸ’方向に直線で延在する素子分離領域２と、素子分離領域２に隣接してＸ’方向に直線で延在する活性領域１ａとが等ピッチ間隔でＹ方向に繰り返し配置されている。活性領域１ａは、素子分離領域２によってＹ方向に電気的に分離されている。複数の素子分離領域２および複数の活性領域１ａに跨って、Ｙ方向に直線で延在する埋込ワードライン（以下、ワードライン）３と埋込ダミーワードライン（以下、ダミーワードライン）３’が配置されている。図では一部の構成が省略されているが、隣接する二つのダミーワードラインの間に２本のワードラインが均等間隔で配置されている。即ち、各々のダミーワードライン３’およびワードライン３は、同一の幅、および間隔で配置されている。ダミーワードライン３’は、ワードライン３と同じ構成で形成されるが、各々のワードライン３は対応するトランジスタのゲート電極として機能するのに対し、ダミーワードライン３’は、ダミーワードライン３’の両側に隣接するトランジスタを電気的に分離する素子分離機能を有する。これにより、活性領域１ａは、Ｙ方向に素子分離領域２で絶縁分離され、延在するＸ’方向にダミーワードライン３’で絶縁分離され独立した島状活性領域を構成する。ここで、説明を容易にするために、隣接するダミーワードライン３をＸ方向に向かって３’−１，３’−２，ワードライン３をＸ方向に向かって３−１，３−２と称す。Ｘ’方向に延在する一つの島状活性領域は、ダミーワードライン３’−１とダミーワードライン３’−２で挟まれ、さらに、ダミーワードライン３’−１とワードライン３−１に隣接する容量コンタクト接続領域１ｂと、ワードライン３−１とワードライン３−２に隣接するビット線コンタクト接続領域１ｃと、ワードライン３−２とダミーワードライン３’−２に隣接する他方の容量コンタクト接続領域１ｂと、で構成されている。一方の容量コンタクト接続領域１ｂと、一方のワードライン３と、ビット線コンタクト接続領域１ｃとで一つのトランジスタＴｒ１が構成される。また、ビット線コンタクト接続領域１ｃと、他方のワードライン３と、他方の容量コンタクト接続領域１ｂとで他の一つのトランジスタＴｒ１が構成される。したがって、ビット線コンタクト接続領域１ｃは、二つのトランジスタＴｒ１で共有される構成となっている。各々のビット線コンタクト接続領域１ｃ上にはビット線コンタクトプラグ５ｃが設けられ、各々のビット線コンタクトプラグ５ｃに接続してＸ方向に延在するビットラインゲート５（ＢＬＧ５）が配置されている。各々の容量コンタクト接続領域１ｂ上には、容量コンタクトプラグ７が設けられ、各々の容量コンタクトプラグ７上にはキャパシタ（図示せず）が設けられている。一方、周辺回路領域ＰＦＡにおいて、活性領域１ａをＸ方向に長い島状の複数の領域に分けるように配置された素子分離領域２が配置されている。尚、活性領域１ａの長手方向ならびに数についてはこの限りではない。活性領域１ａのほぼ、中心の直上にゲート絶縁膜を介してＢＬＧ５が配置されている。図３（ａ）ではＹ方向に複数並んだ活性領域１ａの中心を貫いて、ＢＬＧ５がＹ方向に延在しているが必ずしもこのようになっている必要は無い。

活性領域１ａのうち、ＢＬＧ５が被さっていない領域即ちＢＬＧ５によって二つに分けられた領域が周辺コンタクト接続領域１ｄとなる。周辺コンタクト接続領域１ｄ上には、周辺コンタクトプラグ７’が設けられ、各々の周辺コンタクトプラグ７’上には、周辺配線が設けられている。

さらに図３（ｂ）の断面図を参照すると、半導体基板１表面に同じ幅および間隔で形成された複数のワードトレンチ３ａ内には、ゲート酸化膜３ｂを介してメタルワードライン３ｃが各々埋設されている。メタルワードライン３ｃの上面を覆うようにキャップ絶縁膜３ｄが埋設されている。この各々のワードトレンチ３ａ内に形成された構造が、ワードライン３とダミーワードライン３’となる。キャップ絶縁膜３ｄを覆うように、第１層間絶縁膜４が設けられている。隣接する二つのワードライン３−１，３−２間に位置する活性領域１ａからなるビット線コンタクト接続領域１ｃの上面には、第１層間絶縁膜４を貫通するビット線コンタクトプラグ（ＢＬＧ下層膜）５ｄおよびビット線コンタクトプラグ５ｄの上面に接続されＸ方向に延在するＢＬＧ上層膜５ｅが積層配置され配線の形状に形成されている。ＢＬＧ上層膜５ｅの上面および側壁にはシリコン窒化膜からなるサイドウォール絶縁膜５ｆが設けられ、ビット線コンタクトプラグ５ｄ、ＢＬＧ上層膜５ｅおよびサイドウォール絶縁膜５ｆにより、メモリセル領域ＭＣＲのＢＬＧ５を形成している。一方、周辺回路領域ＰＦＡにおいては、活性領域１ａの中心部分の直上に、酸化膜またはＨｉ−Ｋ膜またはＨｉ−Ｋ膜の積層膜からなるゲート絶縁膜５ａとメタルゲート５ｂとＢＬＧ下層膜５ｄとＢＬＧ上層膜５ｅが順に積層され配線の形状に形成されたものの上面および側壁にはシリコン窒化膜からなるサイドウォール絶縁膜５ｆが設けられ、周辺回路領域ＰＦＡのＢＬＧ５を構成している。メモリセル領域ＭＣＲおよび周辺回路領域ＰＦＡのＢＬＧ５を覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜６が設けられている。容量コンタクト接続領域１ｂとなる活性領域１ａの上面には、第２層間絶縁膜６および第１層間絶縁膜４を貫通して容量コンタクトプラグ７が接続されている。周辺コンタクト接続領域１ｄとなる活性領域１ａの上面には、第２層間絶縁膜６および第１層間絶縁膜４を貫通して配線コンタクトプラグ７’が接続されている。配線コンタクトプラグ７’上面に接続されて周辺回路配線９が配置されている。容量コンタクトプラグ７および周辺回路配線９の上面を含む全面にシリコン窒化膜からなるストップ窒化膜１０とシリコン酸化膜からなる第３層間絶縁膜１１が設けられている。容量コンタクトプラグ７の上面に到達するように第３層間絶縁膜１１とストップ窒化膜１０を貫通するシリンダーホール１２ａを開口し、シリンダーホールの内側と底部を覆うように下部電極１２ｂが設けられている。これにより、下部電極１２ｂは、容量コンタクトプラグ７の上面に接続する。下部電極１２ｂと容量コンタクトプラグ７の上面の電気抵抗を下げるために、シリンダーホール１２ａは、オーバーエッチ気味に開口する。下部電極表面１２ｂを覆うように、容量絶縁膜１２ｃおよび上部電極１２ｄが設けられ、下部電極１２ｂと容量絶縁膜１２ｃおよび上部電極１２ｄにより、キャパシタ１２を構成している。キャパシタ１２を覆うように、第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３を貫通する配線コンタクト１４が設けられ、配線コンタクト１４上面には配線層１５が接続されている。配線１５を覆うように、保護絶縁膜１６が全面に設けられている。

次に、図４（ａ）および（ｂ）ならびに図５（ａ）および（ｂ）を参照して、本発明の実施形態による半導体記憶装置の製造方法を説明する。図４（ａ）および（ｂ）は、周辺回路領域ＰＦＡの周辺回路配線９形成のための配線タングステンのエッチング終了後の平面図および断面図である。図５（ａ）および（ｂ）は、下部電極１２ｂ形成後の平面図および断面図である。

本製造方法においては、配線材料としてのタングステンから成る金属膜を成膜する前に、メモリセル領域ＭＣＡを容量コンタクト保護膜８で保護する。

より詳しくは、半導体基板１全体に絶縁膜、例えば、酸化膜または窒化膜を薄く成膜し、リソグラフィとエッチングを用いて、周辺回路領域ＰＦＡの該絶縁膜を除去することにより、容量コンタクト保護膜８を形成する。

この容量コンタクト保護膜８により、配線タングステンを成膜してリソグラフィとエッチングを用いて周辺回路配線９を形成したときに、メモリセル領域のタングステンを取り除いても、容量コンタクトプラグ７の上面は保護される。したがって、図５（ａ）および（ｂ）に示されるように、シリンダーホール１２ａ開口時に、オーバーエッチングの度合いを小さくできるため、シリンダーホール１２ａが、ＢＬＧ５のサイドウォール絶縁膜５ｆに到達しないため、下部電極１２ｂ形成後に下部電極１２ｂとＢＬＧ上層膜５ｅが短絡し難くなる。

次に、本発明の実施形態による半導体記憶装置の製造方法の各工程を、図６（ａ）および（ｂ）〜図１３（ａ）および（ｂ）を用いて説明する。

先ず、図６に示されるように、半導体基板１全面が第二層間絶縁膜６で覆われ、容量コンタクトプラグ７および周辺コンタクトプラグ７’の上面が露出した状態まで製造を進める。ここまでの製造工程は、既存技術と同じである。尚、本例では、埋込ワードラインを用いたセルトランジスタＴｒ１で構成された図を示しているが、この限りではない。

次に、図７（ａ）および（ｂ）に示されるように、半導体基板１全面にＣＶＤにより、容量コンタクト保護膜８を成膜する。容量コンタクト保護膜８としては、酸化膜または窒化膜が望ましい。膜厚は、周辺回路配線９形成時のエッチングにおいて、オーバーエッチング分で無くならない厚さが必要である。

次に、図８（ａ）および（ｂ）に示されるように、半導体基板１全面にレジストＲを塗布し、リソグラフィでメモリセル領域ＭＣＡ上の容量コンタクト保護膜８を残すように、パターニングする。

次に、図９（ａ）および（ｂ）に示されるように、半導体基板１全面にタングステンから成る金属膜９’を成膜する。

次に、図１０（ａ）および（ｂ）に示されるように、半導体基板１全面にレジストＲを塗布し、リソグラフィとドライエッチングで周辺回路配線９を形成する。このとき、不要な領域にタングステンから成る金属膜９’が残らないようにオーバーエッチ気味にドライエッチングを行う。ここで、本発明によれば、容量コンタクト保護膜８により、メモリセル領域ＭＣＡは保護されるため、容量コンタクトプラグ７の上面は、エッチングされることは無い。

次に、図１１（ａ）および（ｂ）に示されるように、ＣＶＤにより半導体基板１全面にシリコン窒化膜からなるストップ窒化膜１０と、シリコン酸化膜からなる第３層間絶縁膜１１とに対し、リソグラフィとドライエッチングでシリンダーホール１２ａを開口する。このとき、容量コンタクトプラグ７の上面が露出するようにオーバーエッチするが、シリンダーホール１２ａがＢＬＧ５のサイドウォール絶縁膜５ｆに到達しないように、オーバーエッチ量を調整する。

次に、図１２（ａ）および（ｂ）に示されるように、シリンダーホール１２ａの底と内側を含む半導体基板１全面に薄くＴｉＮを形成し、エッチングによりシリンダーホール１２ａの底と内側だけを残して、下部電極１２ｂを形成する。ここで、シリンダーホール１２ａがＢＬＧ５のサイドウォール絶縁膜５ｆに到達していないので、下部電極１２ｂとＢＬＧ５のＢＬＧ上層膜５ｅが短絡し難くなる。

次に、図１３（ａ）および（ｂ）に示されるように、下部電極１２ｂの内側を含む半導体基板１全面に容量絶縁膜１２ｃ，上部電極膜１２ｄの順に成膜し、リソグラフィとドライエッチングでメモリセル領域ＭＣＡ上の容量絶縁膜１２ｃ，上部電極膜１２ｄのみ残るようにエッチングする。これにより、下部電極１２ｂと容量絶縁膜１２ｃと上部電極膜１２ｄで構成されるキャパシタ１２が形成される。

次に、キャパシタ１２の隙間部分を含む半導体基板１全面に第四層間絶縁膜１３をＣＶＤで成膜し、リソグラフィとドライエッチングで第四層間絶縁膜１３と第三層間絶縁膜とストップ窒化膜１０を開口して、導電膜を埋め込むことで、周辺回路配線９に接続する配線コンタクト１４を形成し、配線コンタクト１４の上に配線コンタクト１４に接続するように、配線１５を形成し、半導体基板１全面を保護絶縁膜１６で覆う。以上のようにして、半導体記憶装置が製造された。

以上説明した実施例に限定されることなく、本発明は、特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。

１ 半導体基板
１ａ 活性領域
１ｂ 容量コンタクト接続領域
１ｃ ビットコンタクト接続領域
１ｄ 周辺コンタクト接続領域
２ 素子分離領域（ＳＴＩ）
３−１，３−２ 埋め込みワード線
３’−１，３’−２ 埋め込みダミーワード線
３ａ ワードトレンチ
３ｂ ゲート酸化膜
３ｃ メタルワードライン
３ｄ キャップ絶縁膜（酸化膜／窒化膜）
４ 第一層間絶縁膜（酸化膜／窒化膜）
５ ビットラインゲート（ＢＬＧ）
５ａ ゲート絶縁膜
５ｂ メタルゲート
５ｃ ビットコンタクトホール
５ｄ ＢＬＧ下層膜（ビットコンタクトプラグ）
５ｅ ＢＬＧ上層膜
５ｆ サイドウォール絶縁膜
６ 第二層間絶縁膜
７ 容量コンタクトプラグ
７’ 周辺コンタクトプラグ
８ 容量コンタクト保護膜
９ 周辺回路配線
９’ 配線膜
１０ ストッパー膜
１１ 第三層間絶縁膜
１２ キャパシタ
１２ａ シリンダーホール
１２ｂ 下部電極
１２ｃ 容量絶縁膜
１２ｄ 上部電極
１３ 第四層間絶縁膜
１４ 配線コンタクト
１５ 配線
１６ 保護絶縁膜
Ｒ レジスト膜
Ｄ リセス
Ｓ ショート
ＭＣＡ メモリセル領域
ＰＦＡ 周辺回路領域
Ｔｒ１ セルトランジスタ
Ｔｒ２ 周辺トランジスタ

Claims (6)

1. シリンダー状のキャパシタを含むメモリセル領域と、周辺回路配線を含む周辺回路領域とを半導体基板上に有する半導体記憶装置の製造方法であって、
   前記メモリセル領域に埋込ワードライン、ビットラインゲートおよび容量コンタクトプラグを形成する一方、前記周辺回路領域に周辺コンタクトプラグを形成する工程と、
   前記周辺回路領域に所定のパターンの前記周辺回路配線をエッチングによって形成する工程と
   を有し、
   前記周辺回路配線形成工程に先立ち、前記メモリセル領域上に、前記容量コンタクトプラグの上面を保護する容量コンタクト保護膜を形成する工程をさらに有することを特徴とする半導体記憶装置の製造方法。
2. 前記容量コンタクト保護膜は、前記容量コンタクトプラグの上面を、前記周辺回路配線形成工程におけるエッチングから保護する請求項１に記載の半導体記憶装置の製造方法。
3. 前記容量コンタクト保護膜形成工程は、
   前記容量コンタクトプラグの上面が露出した前記メモリセル領域および前記周辺回路領域の全面に、酸化膜または窒化膜である容量コンタクト保護膜を成膜する工程と、
   前記容量コンタクト保護膜全面にレジストを塗布する工程と、
   リソグラフィによって前記メモリセル領域の全面に、前記容量コンタクト保護膜を残す工程とを含む請求項１または２に記載の半導体記憶装置の製造方法。
4. 前記周辺回路配線形成工程は、
   前記容量コンタクト保護膜が形成された前記メモリセル領域および前記周辺コンタクトプラグの上面が露出した前記周辺回路領域の全面に、タングステンから成る金属膜を成膜する工程と、
   前記金属膜全面にレジストを塗布する工程と、
   リソグラフィおよびエッチングによって前記周辺回路領域に前記金属膜を前記周辺回路配線としてパターニングする工程とを含み、
   前記周辺回路配線パターニング工程にて、不要な領域に前記金属膜が残らないようにエッチングをオーバーエッチとする請求項３に記載の半導体記憶装置の製造方法。
5. 前記周辺回路配線形成工程後に、前記メモリセル領域の前記容量コンタクトプラグ上にシリンダーホールをエッチングによって形成する工程をさらに有し、
   前記シリンダーホール形成工程は、
   ＣＶＤによって前記メモリセル領域および前記周辺回路領域の全面にシリコン窒化膜であるストップ窒化膜を形成する工程と、
   ＣＶＤによって前記ストップ窒化膜の全面にシリコン酸化膜である層間絶縁膜を形成する工程と、
   リソグラフィおよびエッチングによって前記ストップ窒化膜および前記層間絶縁膜のうちの前記容量コンタクトプラグ上に前記シリンダーホールを開口する工程とを含み、
   前記シリンダーホール開口工程にて、前記容量コンタクトプラグの上面が前記シリンダーホール内に露出するようにエッチングをオーバーエッチとする請求項４に記載の半導体記憶装置の製造方法。
6. 前記シリンダーホール形成工程後に、前記シリンダーホールの内壁面上にキャパシタを形成する工程をさらに有し、
   前記キャパシタ形成工程は、
   前記シリンダーホールの内壁面を含む前記メモリセル領域および前記周辺回路領域の全面に下部電極、容量絶縁膜および上部電極膜を形成する工程と、
   リソグラフィおよびエッチングによって前記シリンダーホールの前記内壁面に前記下部電極、前記容量絶縁膜および前記上部電極膜をシリンダー状のキャパシタとして残す工程とを含む請求項５に記載の半導体記憶装置の製造方法。

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