KR101087779B1 - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 매립형 게이트 형성시 인접한 저장전극 콘택의 노드 간 쇼트가 발생하는 것을 방지할 수 있고, 저장전극 콘택홀 식각시 식각 마진을 충분히 확보할 수 있는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역; 상기 활성영역을 정의하는 소자분리막; 상기 비트라인 콘택 영역에서는 제 1 폭을 가지고, 상기 소자분리막에서는 상기 제 1 폭보다 작은 제 2 폭을 가지며, 연속된 라인 타입으로 형성되는 비트라인 콘택홀; 상기 비트라인 콘택홀의 측벽에 형성되는 스페이서 질화막; 및 상기 스페이서 질화막이 형성된 비트라인 콘택홀에 매립되는 비트라인 콘택 플러그를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 비트라인과 비트라인 콘택을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 비트라인 콘택을 웨이브 형상의 연속된 라인 타입으로 형성함으로써, 매립형 게이트 형성시 인접한 저장전극 콘택의 노드 간 쇼트가 발생하는 것을 방지할 수 있고, 저장전극 콘택홀 식각시 식각 마진을 충분히 확보할 수 있는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역; 상기 활성영역을 정의하는 소자분리막; 상기 비트라인 콘택 영역에서는 제 1 폭을 가지고, 상기 소자분리막에서는 상기 제 1 폭보다 작은 제 2 폭을 가지며, 연속된 라인 타입으로 형성되는 비트라인 콘택홀; 상기 비트라인 콘택홀의 측벽에 형성되는 스페이서 질화막; 및 상기 스페이서 질화막이 형성된 비트라인 콘택홀에 매립되는 비트라인 콘택 플러그를 포함하여, 매립형 게이트 형성시 인접한 저장전극 콘택의 노드 간 쇼트가 발생하는 것을 방지하는 것을 특징으로 한다.
나아가 상기 활성영역 및 소자분리막의 표면으로부터 매립되어 형성되는 매립형 게이트를 더 포함하며, 상기 활성영역 및 소자분리막의 표면으로부터 매립되어 형성되고, 상기 매립형 게이트의 상부에 위치하는 게이트 하드마스크를 더 포함하는 것이 바람직하고, 또한 상기 활성영역 및 소자분리막의 상부에서 상기 비트라 인 콘택 플러그와 동일한 높이에 형성되는 게이트 산화막을 더 포함하여 비트라인 콘택홀의 절연 역할을 하는 것이 바람직하다.
아울러 상기 저장전극 콘택 영역에 형성되는 저장전극 콘택홀; 상기 저장전극 콘택홀의 측벽에 형성되는 스페이서; 및 상기 저장전극 콘택홀에 매립되어 형성되는 저장전극 콘택 플러그를 더 포함하는 것이 바람직하다.
또한 상기 비트라인 콘택 플러그의 상부에 형성되는 비트라인 구조물을 더 포함하며, 상기 비트라인 구조물은, 티타늄 및 티타늄 질화막을 포함하는 배리어 메탈층; 상기 배리어 메탈층의 상부에 형성되고 텅스텐을 포함하는 비트라인 도전층; 및 상기 비트라인 도전층의 상부에 형성되고 질화막을 포함하는 비트라인 하드마스크를 포함하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은 소자분리막을 형성하여, 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역을 정의하는 단계; 상기 비트라인 콘택 영역에서는 제 1 폭을 가지고, 상기 소자분리막에서는 상기 제 1 폭보다 작은 제 2 폭을 갖도록, 비트라인 콘택홀을 연속된 라인 타입으로 형성하는 단계; 상기 비트라인 콘택홀의 측벽에 스페이서 질화막을 형성하는 단계; 및 상기 스페이서 질화막이 형성된 비트라인 콘택홀에 비트라인 콘택 플러그를 매립하여 형성하는 단계를 포함하여, 매립형 게이트 형성시 인접한 저장전극 콘택의 노드 간 쇼트가 발생하는 것을 방지할 수 있고, 저장전극 콘택홀 식각시 식각 마진을 충분히 확보할 수 있는 것을 특징으로 한다.
또한 상기 활성영역을 정의하는 단계 후, 상기 활성영역 및 소자분리막의 표 면으로부터 매립하여 게이트를 형성하는 단계를 더 포함하되, 상기 게이트를 형성하는 단계는, 상기 매립형 게이트의 상부에, 상기 활성영역 및 소자분리막의 표면으로부터 매립하여 게이트 하드마스크를 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 매립형 게이트를 형성하는 단계 후, 상기 활성영역 및 소자분리막의 상부에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 상기 비트라인 콘택 플러그를 형성하는 단계 후, 상기 저장전극 콘택 영역에 저장전극 콘택홀을 형성하는 단계; 상기 저장전극 콘택홀의 측벽에 스페이서를 형성하는 단계; 및 상기 저장전극 콘택홀에 저장전극 콘택 플러그를 매립하여 형성하는 단계를 더 포함하는 것이 바람직하다.
또한 상기 비트라인 콘택 플러그의 상부에 비트라인 구조물을 형성하는 단계를 더 포함하며, 상기 비트라인 구조물을 형성하는 단계는, 티타늄 및 티타늄 질화막을 포함하는 배리어 메탈층을 형성하는 단계; 상기 배리어 메탈층의 상부에 텅스텐을 포함하는 비트라인 도전층을 형성하는 단계; 및 상기 비트라인 도전층의 상부에 질화막을 포함하는 비트라인 하드마스크를 형성하는 단계를 포함하는 것이 가장 바람직하다.
본 발명의 반도체 소자 및 그 형성방법은 매립형 게이트 형성시 인접한 저장전극 콘택의 노드 간 쇼트가 발생하는 것을 방지할 수 있고, 저장전극 콘택홀 식각시 식각 마진을 충분히 확보할 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
먼저 도 1을 참조하면, 반도체 기판에는 활성영역(1)과, 이 활성영역(1)을 정의하는 소자분리막(2)이 형성된다. 그리고 활성영역(1)의 중심부에는 비트라인 콘택이 형성될 비트라인 콘택 영역(1a)이 있고, 활성영역(1)의 양측 단부에는 저장전극 콘택이 형성될 저장전극 콘택 영역(1b)이 구비된다.
도 2는 도 1의 단면도로서, 도 2의 (a)는 도 1의 A-A′ 선을 따른 단면도이고, 도 2의 (b)는 도 1의 B-B′ 선을 따른 단면도이다. 도 2의 (a)를 참조하면 반도체 기판에는 소자분리막(2)과 활성영역(1)이 형성된다. 그리고 각 활성영역(1)에는 두 개의 매립형 게이트(10)가, 각 소자분리막(2)에는 한 개의 매립형 게이트(10)가 형성된다.
여기서 매립형 게이트(10)는 반도체 기판의 표면 아래에 매립되어 형성되고, 그 상부에는 질화막 재질의 게이트 하드마스크(12)가 형성된다. 활성영역(1)에서 게이트(10)가 형성되지 않은 접합영역(junction; 소스 및 드레인)은 비트라인과 저장전극과 각각 콘택 플러그(contact plug)에 의해 연결되며, 이 콘택 플러그는 도 1에 도시된 비트라인 콘택 영역(1a)과 저장전극 콘택 영역(1b)에 형성된다.
비트라인 콘택 영역(1a)의 상부에는 비트라인 콘택 플러그(26; bit line contact plug)와 비트라인 구조물(30)이 차례로 형성되고, 저장전극 콘택 영역(1b)에는 저장전극 콘택홀(46)에 저장전극 콘택 플러그(미도시)가 매립되어 형성되고 그 상부에 캐패시터(미도시)가 형성된다.
비트라인 콘택 플러그(26) 상부에 형성되는 비트라인 구조물(30)은 배리어 메탈층(32), 비트라인 도전층(33), 비트라인 하드마스크(34) 및 비트라인 스페이서(38)를 포함하여 이루어진다. 이 때 배리어 메탈층(32)은 티타늄(Ti) 및 티타늄 질화막(TiN)이 적층된 구조를 포함하고, 비트라인 도전층(33)은 텅스텐(W)을 포함하며, 비트라인 하드마스크(34)와 비트라인 스페이서(28)는 질화막(Nitride)을 포함하는 것이 바람직하다.
비트라인 구조물(30) 및 층간절연막(40)의 하부에는 게이트 산화막(20) 및 비트라인 콘택 플러그(26)가 형성된다. 이 중 비트라인 콘택 플러그(26)는 활성영역(1)의 비트라인 콘택 영역(1a)과 비트라인 구조물(30)을 전기적으로 연결하는 역할을 하고, 게이트 산화막(20)은 이 비트라인 콘택 플러그(26)를 서로 절연시키는 역할을 한다. 그리고 게이트 산화막(20)은 저장전극 콘택홀(46) 형성시 저장전극 콘택홀(46)의 하부 선폭(bottom CD)을 확보하기 위하여 식각이 용이한 산화막이 적용된다. 이 게이트 산화막(20)은 TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 재질로 형성되는 것이 가장 바람직하고, 저장전극 콘택홀(46) 식각시 이 게이트 산화막(20)을 식각하여 저장전극 콘택홀(46)의 하부 선폭을 확장시키는 공정이 연구되고 있다.
그런데 이와 같이 저장전극 콘택홀(46)의 하부 선폭을 확장시키는 식각 공정시 식각 마진이 정확하지 않아 게이트 산화막(20)이 과도 식각되는 경우에는, 도 2의 (b)에 ‘A'로 표시된 바와 같이 인접한 저장전극 콘택홀(46)이 서로 쇼 트(short)되는 문제점이 있다.
본 발명의 바람직한 실시예에서는 도 4에 도시된 바와 같이, 게이트 산화막(20)의 내부에 스페이서 질화막(24)을 형성하여 게이트 산화막(20)이 과도 식각되더라도 인접한 저장전극 콘택홀(46)들이 서로 쇼트되지 않도록 한다. 이와 같이 스페이서 질화막(24)을 형성하기 위해서는 도 3에 도시된 바와 같이, 비트라인 콘택 플러그(26)를 콘택 홀 타입(contact hole type)이 아닌 라인 타입(line type)으로 형성하되, 비트라인 콘택 플러그(26)가 비트라인 콘택 영역(1a)에서는 넓은 폭을 가지고, 소자분리막(2)에서는 좁은 폭을 가져 전체적으로는 웨이브 형상(wave type)으로 형성하는 것이 바람직하다.
도 5 내지 도 14는 위에서 설명한 구조를 가진 반도체 소자를 형성하는 방법을 도시한 도면으로, 도 3의 A-A′ 선 방향을 따른 단면도이다. 도 5 내지 도 14를 참조하여 본 발명에 따르는 반도체 소자 형성방법의 바람직한 실시예를 설명하면 다음과 같다.
먼저 도 5에 도시된 바와 같이 반도체 기판에 활성영역(1)을 정의하는 소자분리막(2)을 형성하며, 이 때 소자분리막(2)은 STI(Shallow Trench Isolation) 공정으로 반도체 기판에서 소정 깊이 식각된 트렌치에 매립되어 형성되는 것이 바람직하다. 이후 반도체 기판에 매립형 게이트(10)를 매립하여 형성하며, 이와 같이 매립형 게이트(10)를 형성함으로써 채널 길이를 확보하면서 비트라인과 게이트 간 발생하는 기생 캐패시턴스를 감소시키는 효과를 제공할 수 있다.
이후 매립형 게이트(10)가 형성된 반도체 기판 표면에 게이트 산화막(20)을 바람직하게는 1000Å 내지 2000Å의 두께로 형성한다. 이 게이트 산화막(20)은 비트라인 콘택 플러그(26; 도 8 참조) 간의 절연막 역할을 하며, 질화막에 비하여 식각이 용이한 산화막으로 형성된다. 이 결과 추후 설명할 바와 같이, 저장전극 콘택홀(46; 도 13 참조) 형성시 저장전극 콘택홀(46)의 하부 선폭을 확장시키는 공정을 용이하도록 할 수 있다.
다음으로 도 6을 참조하면, 게이트 산화막(20)을 식각하여 비트라인 콘택홀(22)을 형성한다. 이 때 비트라인 콘택홀(22)은 선폭이 넓은 부분(22a)과 선폭이 좁은 부분(22b)을 포함하는 라인 타입(line type)으로 형성되며, 이는 도 3에서 비트라인 콘택 플러그(26) 역시 선폭이 넓은 부분(26a)과 선폭이 좁은 부분(26b)을 포함하는 웨이브 타입(wave type)으로 형성되는 구성에 대응된다. 즉 비트라인 콘택홀(22) 중 비트라인 콘택 영역(1a)에 위치하는 영역은 선폭이 넓게 형성되고(22a), 비트라인 콘택홀(22) 중 소자분리막(2) 부분에 위치하는 영역은 선폭이 좁게 형성된다(22b). 이후 비트라인 콘택홀(22)이 형성된 게이트 산화막(20)의 표면에 질화막 스페이서(24)를 증착하며, 바람직하게는 질화막을 100Å 내지 300Å 두께로 증착한다.
이후 도 7에 도시된 바와 같이, 질화막 스페이서(24)를 비트라인 콘택홀(22) 측벽에만 잔존시키고 나머지 질화막 스페이서(24)들을 식각하여 제거함으로써, 비트라인 콘택 영역(1a)을 오픈시킨다. 그리고 질화막 스페이서(24)가 측벽에 잔류한 비트라인 콘택홀(22)을 포함한 전면에 비트라인 콘택 플러그(26) 물질을 전면 증착하고, 게이트 산화막(20)을 식각 정지막으로 비트라인 콘택 플러그(26) 물질을 CMP 또는 에치백과 같은 방법으로 식각하여, 도 8에 도시된 바와 같이 비트라인 콘택 플러그(26)를 형성한다. 이 때 비트라인 콘택 플러그(26)는 도전 물질로서 폴리실리콘 재질인 것이 바람직하다.
그 다음 도 8을 참조하면, 비트라인 구조물(30; 도 9 참조)을 형성하기 위하여 비트라인 배리어 메탈층(32), 비트라인 도전층(33) 및 비트라인 하드마스크층(34)을 차례로 적층한다. 이 때 비트라인 배리어 메탈층(32)은 티타늄(Ti)과 티타늄 질화막(TiN)의 적층 구조를 포함하고, 비트라인 도전층(33)은 텅스텐(W)을 포함하며, 비트라인 하드마스크층(34)은 질화막(SiN)을 포함하는 것이 바람직하다.
이후 도 9에 도시된 바와 같이, 비트라인 하드마스크층(34), 비트라인 도전층(33) 및 비트라인 배리어 메탈층(32)을 차례로 식각하여 비트라인 구조물(30)을 형성한다. 이러한 비트라인 구조물(30)의 구성은 워드라인(Word line; 게이트) 구조물과 동일하며, 셀 영역의 비트라인 구조물(30)을 형성함과 동시에, 주변회로 영역(미도시)의 게이트 구조물도 함께 형성하는 것이 바람직하다.
그 다음 도 10을 참조하면, 비트라인 구조물(30)을 보호하기 위하여 비트라인 구조물(30)을 포함한 반도체 기판의 전면에 비트라인 스페이서(38)를 형성하고, 비트라인 구조물(30)이 형성되지 않은 공간을 절연시키기 위한 층간절연막(40; Inter Layer Dielectric)을 형성한다.
이후 도 11에 도시된 바와 같이 층간절연막(40)의 상부에 저장전극 콘택영역(1b) 부분을 노출시키는 마스크(미도시)를 형성하고, 이 마스크로 층간절연막(40)을 식각하여 제 1 저장전극 콘택홀(42)을 형성한다. 이 때 층간절연막(40)과 게이트 산화막(20)의 식각선택비를 이용하여, 게이트 산화막(20)을 식각정지막으로 하여 층간절연막(40)만을 식각하는 것이 바람직하다.
그 다음 도 12를 참조하면, 게이트 산화막(20) 식각시 층간절연막(40)이 함께 식각되는 것을 방지하기 위하여 층간절연막(40)을 포함한 반도체 기판 전면에 스페이서(44)를 형성하며, 이 때 스페이서(44) 물질 또한 질화막(SiN)인 것이 바람직하다.
이후 도 13에 도시된 바와 같이, 질화막 재질인 비트라인 스페이서(38) 및 스페이서(44)를 마스크로 게이트 산화막(20)을 식각하여 활성영역(1) 중 저장전극 콘택 영역(1b)을 오픈시킴으로써, 제 2 저장전극 콘택홀(46)을 형성한다. 여기서 제 2 저장전극 콘택홀(46)이란 제 1 저장전극 콘택홀(42; 도 12 참조)의 하부가 더 식각되면서 형성된 콘택홀을 지칭하는 용어로 사용한다. 이후, 제 2 저장전극 콘택홀(46)에 폴리실리콘과 같은 도전 물질을 매립하여 저장전극 콘택 플러그(미도시)를 형성하고, 그 상부에 캐패시터(미도시)를 형성하게 된다.
이와 같은 공정에 의해 도 4에 도시된 구조와 같이 게이트 산화막(20)의 내부에 스페이서 질화막(24)이 형성되므로, 저장전극 콘택홀(46)의 하부 선폭을 확장시키기 위해 게이트 산화막(20)을 식각하는 공정에서, 인접한 저장전극 콘택홀(46)들이 서로 쇼트되지 않도록 하는 효과를 제공할 수 있다.
이 저장전극 콘택홀(46)의 하부 선폭을 확장시키는 과정을 살펴보면, 도 14에 도시된 바와 같이 게이트 산화막(20)에 대한 추가식각을 실시하여 저장전극 콘택 영역(1b)의 하부 선폭을 확장시키며, 이 추가식각은 습식 식각 공정을 이용하는 것이 바람직하다. 이 추가식각 공정에 의해 게이트 산화막(20)은 더욱 식각되어 제거될 수도 있다. 그러나 층간절연막(40) 하부의 게이트 산화막(20) 내부에는 식각선택비가 낮은 스페이서 질화막(24)이 미리 형성되어 있기 때문에, 게이트 산화막(20)이 과도 식각되는 경우에도 식각저지막 역할을 함으로써 저장전극 콘택홀(46)들이 서로 쇼트되는 현상을 방지할 수 있게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1 내지 도 4는 본 발명에 따르는 반도체 소자의 구조를 도시한 평면도 및 단면도; 그리고,
도 5 내지 도 14는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 평면도 및 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 활성영역 1a : 비트라인 콘택 영역
1b : 저장전극 콘택 영역 2 : 소자분리막
10 : 매립형 게이트 12 : 게이트 하드마스크
20 : 게이트 산화막 22 : 비트라인 콘택홀
24 : 스페이서 질화막 26 : 비트라인 콘택 플러그
30 : 비트라인 구조물 32 : 배리어 메탈층
33 : 비트라인 도전층 34 : 비트라인 하드마스크
38 : 비트라인 스페이서 40 : 층간절연막
42 : 제 1 저장전극 콘택홀 44 : 스페이서 질화막
46 : 제 2 저장전극 콘택홀
Claims (14)
- 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역;상기 활성영역을 정의하는 소자분리막;상기 비트라인 콘택 영역에서는 제 1 폭을 가지고, 상기 소자분리막에서는 상기 제 1 폭보다 작은 제 2 폭을 가지며, 연속된 라인 타입으로 형성되는 비트라인 콘택홀;상기 비트라인 콘택홀의 측벽에 형성되는 스페이서 질화막; 및상기 스페이서 질화막이 형성된 비트라인 콘택홀에 매립되는 비트라인 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 활성영역 및 소자분리막의 표면으로부터 매립되어 형성되는 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 2에 있어서,상기 활성영역 및 소자분리막의 표면으로부터 매립되어 형성되고, 상기 매립형 게이트의 상부에 위치하는 게이트 하드마스크를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 활성영역 및 소자분리막의 상부에서 상기 비트라인 콘택 플러그와 동일한 높이에 형성되는 게이트 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 저장전극 콘택 영역에 형성되는 저장전극 콘택홀;상기 저장전극 콘택홀의 측벽에 형성되는 스페이서; 및상기 저장전극 콘택홀에 매립되어 형성되는 저장전극 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 비트라인 콘택 플러그의 상부에 형성되는 비트라인 구조물을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 6에 있어서,상기 비트라인 구조물은,티타늄 및 티타늄 질화막을 포함하는 배리어 메탈층;상기 배리어 메탈층의 상부에 형성되고 텅스텐을 포함하는 비트라인 도전층; 및상기 비트라인 도전층의 상부에 형성되고 질화막을 포함하는 비트라인 하드마스크를 포함하는 것을 특징으로 하는 반도체 소자.
- 소자분리막을 형성하여, 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역을 정의하는 단계;상기 비트라인 콘택 영역에서는 제 1 폭을 가지고, 상기 소자분리막에서는 상기 제 1 폭보다 작은 제 2 폭을 갖도록, 비트라인 콘택홀을 연속된 라인 타입으로 형성하는 단계;상기 비트라인 콘택홀의 측벽에 스페이서 질화막을 형성하는 단계; 및상기 스페이서 질화막이 형성된 비트라인 콘택홀에 비트라인 콘택 플러그를 매립하여 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 활성영역을 정의하는 단계 후,상기 활성영역 및 소자분리막의 표면으로부터 매립하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 9에 있어서,상기 게이트를 형성하는 단계 이후,상기 게이트의 상부에, 상기 활성영역 및 소자분리막의 표면으로부터 매립하여 게이트 하드마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 9에 있어서,상기 게이트를 형성하는 단계 이후,상기 활성영역 및 소자분리막의 상부에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 비트라인 콘택 플러그를 형성하는 단계 후,상기 저장전극 콘택 영역에 저장전극 콘택홀을 형성하는 단계;상기 저장전극 콘택홀의 측벽에 스페이서를 형성하는 단계; 및상기 저장전극 콘택홀에 저장전극 콘택 플러그를 매립하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,상기 비트라인 콘택 플러그의 상부에 비트라인 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 13에 있어서,상기 비트라인 구조물을 형성하는 단계는,티타늄 및 티타늄 질화막을 포함하는 배리어 메탈층을 형성하는 단계;상기 배리어 메탈층의 상부에 텅스텐을 포함하는 비트라인 도전층을 형성하는 단계; 및상기 비트라인 도전층의 상부에 질화막을 포함하는 비트라인 하드마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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