KR20120103246A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 형성 방법은 오픈영역에 의해 활성영역을 노출시키는 절연막을 형성하는 단계와, 상기 활성영역의 상부에 형성되고 상기 절연막 사이를 매립하는 도전층을 형성하는 단계와, 상기 절연막 및 상기 도전층 상부에 금속층 및 하드마스크층을 형성하는 단계와, 상기 하드마스크층, 상기 금속층 및 상기 도전층을 식각하여 상기 활성영역의 중앙부와 연결되는 비트라인 및 상기 활성영역의 양단부에 연결되는 예비 저장전극 콘택플러그를 형성하는 단계와, 상기 비트라인 및 상기 예비 저장전극 콘택플러그 사이를 매립하는 층간절연막을 형성하는 단계와, 상기 예비 저장전극 콘택플러그 상부의 상기 하드마스크층을 제거하여 리세스를 형성하는 단계와, 상기 리세스에 도전층을 매립하여 저장전극 콘택플러그를 형성하는 단계를 포함하여, 비트라인과 비트라인 콘택플러그의 오정렬을 방지할 뿐만 아니라 이로 인해 유발되는 비트라인과 저장전극 콘택플러그의 쇼트의 발생을 용이하게 방지할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 비트라인과 저장전극 콘택플러그를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트의 구조에서는 비트라인을 형성한 후, 비트라인과 비트라인 사이에 저장전극 콘택플러그를 형성한다. 보다 구체적으로, 저장전극 콘택플러그는 비트라인이 형성된 후, 층간절연막을 형성하여 비트라인 사이를 매립한 후 반도체 기판이 노출되도록 저장전극 콘택플러그 영역을 오픈시킨 후 도전물질을 매립하여 형성하는 것이 일반적인데, 비트라인 콘택플러그와 비트라인이 오정렬되는 경우 저장전극 콘택플러그를 오픈시키는 과정에서 비트라인과 쇼트가 유발될 수 있어 불량이 발생되는 한계가 있다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인을 형성한 후 저장전극 콘택플러그를 형성하는 과정에서 저장전극 콘택플러그가 비트라인과 쇼트되는 불량이 유발되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자의 형성 방법은 오픈영역에 의해 활성영역을 노출시키는 절연막을 형성하는 단계와, 상기 활성영역의 상부에 형성되고 상기 절연막 사이를 매립하는 도전층을 형성하는 단계와, 상기 절연막 및 상기 도전층 상부에 금속층 및 하드마스크층을 형성하는 단계와, 상기 하드마스크층, 상기 금속층 및 상기 도전층을 식각하여 상기 활성영역의 중앙부와 연결되는 비트라인 및 상기 활성영역의 양단부에 연결되는 예비 저장전극 콘택플러그를 형성하는 단계와, 상기 비트라인 및 상기 예비 저장전극 콘택플러그 사이를 매립하는 층간절연막을 형성하는 단계와, 상기 예비 저장전극 콘택플러그 상부의 상기 하드마스크층을 제거하여 리세스를 형성하는 단계와, 상기 리세스에 도전층을 매립하여 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계 이전 반도체 기판 내에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 x축으로 장축을 갖는 것을 특징으로 한다.
그리고, 상기 오픈영역은 상기 활성영역의 중앙부를 노출시키는 제 1 오픈영역과, 상기 활성영역의 양단부를 노출시키는 제 2 오픈영역을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 오픈영역은 상기 제 2 오픈영역보다 큰 것을 특징으로 한다.
그리고, 상기 활성영역의 상부에 형성되고 상기 절연막 사이를 매립하는 도전층을 형성하는 단계 이후, 상기 절연막이 노출되도록 상기 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 도전층과 상기 금속층 사이에 형성되는 배리어 금속층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 및 상기 예비 저장전극 콘택플러그 사이를 매립하는 층간절연막을 형성하는 단계 이후, 상기 하드마스크층이 노출되도록 상기 층간절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 예비 저장전극 콘택플러그 상부의 상기 하드마스크층을 제거하여 리세스를 형성하는 단계는 상기 층간절연막과 상기 하드마스크층과의 식각선택비 차이를 이용하여 수행되는 것을 특징으로 한다.
그리고, 상기 도전층은 폴리실리콘을 포함하는 것을 특징으로 한다
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인과 비트라인 콘택플러그의 오정렬을 방지할 뿐만 아니라 이로 인해 유발되는 비트라인과 저장전극 콘택플러그의 쇼트의 발생을 용이하게 방지할 수 있다.
도 1a 의 (ⅰ)은 본 발명에 따른 반도체 소자의 평면도이고, (ⅱ)는 도 1a의 (ⅰ)을 X-X'방향으로 자른 단면도이며, (ⅲ)은 도 1a의 (ⅱ)를 Y-Y'방향으로 자른 단면도.
도 1b 내지 도 1g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 1a의 (ⅰ)을 X-X'로 자른 단면도이고, (ⅱ)는 도 1a의 (ⅰ)을 Y-Y'로 자른 단면도.
도 1b 내지 도 1g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 1a의 (ⅰ)을 X-X'로 자른 단면도이고, (ⅱ)는 도 1a의 (ⅰ)을 Y-Y'로 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 의 (ⅰ)은 본 발명에 따른 반도체 소자의 평면도이고, (ⅱ)는 도 1a의 (ⅰ)을 X-X'방향으로 자른 단면도이며, (ⅲ)은 도 1a의 (ⅱ)를 Y-Y'방향으로 자른 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 트렌치를 정의하는 마스크 패턴(106)을 형성한 후, 마스크 패턴(106)을 식각마스크로 소자분리막(102) 및 활성영역(104)을 식각하여 트렌치를 형성한다. 이어서, 트렌치 저부에 금속물질을 매립하여 게이트 전극(108)을 형성한다. 그 다음, 트렌치가 매립되도록 게이트 전극(108) 상부 및 반도체 기판(100) 상부에 절연막(110)을 형성한다.
이어서, 절연막(110) 상부에 x축 방향(X-X'방향, 도 1a의 가로방향)으로 장축을 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각마스크로 절연막(110)을 식각하여 오픈영역(112)을 형성한다. 여기서, 오픈영역(112)은 도 1a의 평면도(ⅰ)를 참조하여 상세히 설명한다.
오픈영역(112)은 활성영역(104)의 중앙부를 노출시키는 제 1 오픈영역(112a) 및 활성영역(104)의 양단부를 노출시키는 제 2 오픈영역(112b)를 포함하는 것이 바람직하다. 여기서,제 1 오픈영역(112a)는 제 2 오픈영역(112b)보다 크다. 따라서, 도 1a의 (ⅲ)에 도시된 바와 같이, 제 1 오픈영역(112a)은 활성영역(104)의 중앙보다 넓은 면적을 노출시키는 것이 바람직하고, 제 2 오픈영역(112b)은 활성영역(104)의 양단부를 노출시키는 것이 바람직하다. 또한, 도 1의 (ⅱ)에 도시된 바와 같이, 오픈영역(112)은 x축 방향으로 장축을 갖기 때문에 소자분리막(102) 및 활성영역(104)이 노출되도록 형성된다.
도 1b 내지 도 1g의 (ⅰ)은 도 1a의 (ⅰ)을 x-x'로 자른 단면도이고, (ⅱ)는 도 1a의 (ⅰ)을 y-y'로 자른 단면도이다.
도 1b에 도시된 바와 같이, 오픈영역(112)에 도전층(114)을 매립한 후 절연막(110) 및 도전층(114)의 표면이 평탄화되도록 평탄화 식각 공정을 수행한다. 여기서, 도전층(114)은 폴리실리콘을 포함하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 절연막(110) 및 도전층(114) 상부에 배리어 금속층(116), 금속층(118) 및 하드마스크층(120)을 형성한다. 여기서, 배리어 금속층(116)은 티타늄 및 티타늄 질화막의 적층구조를 포함하는 것이 바람직하고, 금속층(118)은 텅스텐을 포함하는 것이 바람직하며, 하드마스크층(120)은 질화막을 포함하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 비트라인 및 저장전극 콘택플러그를 정의하는 마스크를 이용하여 하드마스크층(120) 상부에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴(미도시)을 식각마스크로 반도체 기판(100)이 노출되도록 하드마스크층(120), 금속층(118), 배리어 금속층(116) 및 도전층(114)을 식각하여 하드마스크 패턴(120a), 금속패턴(118a), 배리어 금속패턴(116) 및 도전패턴(114a)을 형성한다.
여기서, 활성영역(104)의 중앙부와 연결되는 도전패턴(114a), 배리어 금속패턴(116), 금속패턴(118a) 및 하드마스크 패턴(120a)의 적층구조는 비트라인(122)을 나타내며, 활성영역(104)의 양단부와 연결되는 도전패턴(114a), 배리어 금속패턴(116), 금속패턴(118a) 및 하드마스크 패턴(120a)의 적층구조는 예비 저장전극 콘택플러그(124)를 나타낸다. 여기서, 예비 저장전극 콘택플러그(124)은 그 상부가 하드마스크 패턴(120a)으로 형성되어 있기 때문에 전기적으로 연결하는 콘택플러그(124)의 역할을 수행하지 못하며 전기적으로 연결되도록 하기 위한 공정은 도 1f를 참조하여 후술한다.
본 발명은 상술한 바와 같이 비트라인(122)과 예비 저장전극 콘택플러그(124)를 동시에 형성함으로써 비트라인을 형성한 후 저장전극 콘택플러그를 형성하는 과정에서 쇼트가 유발되는 문제를 근본적으로 방지할 수 있다.
도 1e에 도시된 바와 같이, 비트라인(122) 및 예비 저장전극 콘택플러그(124) 사이가 매립되도록 층간절연막(126)을 형성하고, 하드마스크 패턴(120a) 상부가 노출되도록 층간절연막(126)에 평탄화 식각 공정을 수행한다.
도 1f에 도시된 바와 같이, 예비 저장전극 콘택플러그(124)의 금속패턴(118a)이 노출되도록 하드마스크 패턴(120a)만을 제거하여 리세스(128)를 형성한다. 여기서, 하드마스크 패턴(120a)을 제거하여 예비 저장전극 콘택플러그(124)의 상부에 리세스(128)를 형성하는 것은 후속 공정에서 형성되는 저장전극과 반도체 기판이 전기적으로 연결되도록 하기 위함이다. 하드마스크 패턴(120a)은 금속패턴(118a) 상부에 위치하고, 층간절연막(126)와의 식각선택비를 이용하여 용이하게 제거되기 때문에 하드마스크 패턴(120a)을 제거하는 과정에서 비트라인(122)의 금속패턴(118a)은 노출되기 어렵다. 따라서, 후속 공정에서 리세스(128)에 도전층이 매립되더라도 비트라인과 저장전극 콘택플러그가 쇼트되는 것을 용이하게 방지할 수 있다.
도 1g에 도시된 바와 같이, 리세스(128)에 도전층(130)을 매립한 후 하드마스크 패턴(120a)이 노출되도록 도전층(130)에 평탄화 식각 공정을 수행하여 저장전극 콘택플러그(132)를 형성한다. 여기서 도전층(130)은 폴리실리콘을 포함하는 것이 바람직하다.
이와 같이 형성된 저장전극 콘택플러그(132)는 도전패턴(114a), 배리어 금속패턴(116), 금속패턴(118a), 도전층(130)과 같은 전기적으로 연결가능한 물질들의 적층구조로 이루어지기 때문에 콘택플러그의 역할을 용이하게 수행할 수 있다.
상술한 바와 같이, 본 발명은 매립형 게이트를 형성하는 반도체 소자의 형성 방법에서 비트라인과 저장전극 콘택플러그를 동시에 형성함으로써 저장전극 콘택플러그를 형성하는 과정에서 비트라인과 쇼트되는 문제를 근본적으로 해결할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (10)
- 오픈영역에 의해 활성영역을 노출시키는 절연막을 형성하는 단계;
상기 활성영역의 상부에 형성되고 상기 절연막 사이를 매립하는 도전층을 형성하는 단계;
상기 절연막 및 상기 도전층 상부에 금속층 및 하드마스크층을 형성하는 단계;
상기 하드마스크층, 상기 금속층 및 상기 도전층을 식각하여 상기 활성영역의 중앙부와 연결되는 비트라인 및 상기 활성영역의 양단부에 연결되는 예비 저장전극 콘택플러그를 형성하는 단계;
상기 비트라인 및 상기 예비 저장전극 콘택플러그 사이를 매립하는 층간절연막을 형성하는 단계;
상기 예비 저장전극 콘택플러그 상부의 상기 하드마스크층을 제거하여 리세스를 형성하는 단계; 및
상기 리세스에 도전층을 매립하여 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 절연막을 형성하는 단계 이전
반도체 기판 내에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 절연막은
상기 게이트의 장축방향으로 장축을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 오픈영역은
상기 활성영역의 중앙부를 노출시키는 제 1 오픈영역; 및
상기 활성영역의 양단부를 노출시키는 제 2 오픈영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 4에 있어서,
상기 제 1 오픈영역은 상기 제 2 오픈영역보다 큰 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 활성영역의 상부에 형성되고 상기 절연막 사이를 매립하는 도전층을 형성하는 단계 이후,
상기 절연막이 노출되도록 상기 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 도전층과 상기 금속층 사이에 형성되는 배리어 금속층을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 비트라인 및 상기 예비 저장전극 콘택플러그 사이를 매립하는 층간절연막을 형성하는 단계 이후,
상기 하드마스크층이 노출되도록 상기 층간절연막에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 예비 저장전극 콘택플러그 상부의 상기 하드마스크층을 제거하여 리세스를 형성하는 단계는
상기 층간절연막과 상기 하드마스크층과의 식각선택비 차이를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 도전층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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2011
- 2011-03-10 KR KR1020110021399A patent/KR101213728B1/ko not_active IP Right Cessation
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