KR101120185B1 - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴 측벽에 상기 제 1 절연막 패턴과 상이한 식각선택비를 갖는 스페이서를 형성하는 단계와, 상기 스페이서를 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 하부를 매립하는 매립형 게이트 전극을 형성하는 단계와, 상기 트렌치를 매립하며 상기 제 1 절연막 패턴과 평탄화된 높이를 갖는 제 2 절연막을 형성하는 단계와, 상기 스페이서와 상기 제 1 절연막의 식각선택비를 이용하여 상기 제 1 절연막 패턴을 제거하여 비트라인 콘택홀을 형성하는 단계를 포함하여, 매립형 게이트 전극과 비트라인 콘택이 브릿지되는 것을 근본적으로 방지하는 기술이다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트 전극과 비트라인 콘택의 쇼트를 방지할 수 있는 반도체 소자의 형성 방법에 관한 것이다.

반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.

도 1은 종래 기술에 따른 반도체 소자의 단면도를 나타낸 것이다.

도 1은 반도체 기판(10) 상에 하드마스크층(미도시)을 증착한 후, 매립형 게이트가 형성될 트렌치를 정의하기 위한 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴(미도시)을 식각마스크로 하드마스크층(미도시) 및 반도체 기판(10)을 식각하여 트렌치를 형성한다. 그 다음, 트렌치 표면에 게이트 산화막(12)을 형성한다. 이어서, 전체 상부에 매립형 게이트 전극(14)을 증착한 후, 반도체 기판(10)의 하부에만 매립되도록 매립형 게이트 전극(14)에 에치백을 수행하여 식각한다. 트렌치가 매립되도록 매립형 게이트 전극(14) 상부에 캡핑절연막(16)을 형성한다. 이어서, 반도체 기판(10) 상에 층간절연막(18)을 형성하고 반도체 기판(10)이 노출되도록 층간절연막(18)을 식각하여 비트라인 콘택홀을 형성한다. 그런데, 비트라인 콘택홀을 형성할 때 미스얼라인되는 경우 반도체 기판(10)이 노출되도록 층간절연막(18)이 식각되는 것이 아니라, 캡핑절연막(16)이 노출되도록 층간절연막(18)이 식각된다. 더욱이, 층간절연막을 식각하는 과정에서 과도식각되는 경우에는 층간절연막(14) 뿐만 아니라 그 하부에 노출되는 캡핑절연막(16)까지 식각하게 되어 심한 경우 캡핑절연막(16)이 제거될 수 있다. 따라서, 비트라인 콘택홀은 반도체 기판(100)이 노출되도록 형성되는 것이 아니라 매립형 게이트 전극(14)이 노출되도록 형성될 수 있다. 이 상태에서, 비트라인 콘택홀이 매립되도록 도전층을 형성하여 비트라인 콘택(20)을 형성하는 경우에 비트라인 콘택(20)의 저부는 매립형 게이트 전극(14)과 접속되어 쇼트되는 문제가 발생한다.

본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택 형성 시 오정렬로 인하여 매립형 게이트 전극을 보호하는 캡핑절연막이 식각되어 비트라인 콘택과 매립형 게이트 전극이 브릿지되는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴 측벽에 상기 제 1 절연막 패턴과 상이한 식각선택비를 갖는 스페이서를 형성하는 단계와, 상기 스페이서를 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 하부를 매립하는 매립형 게이트 전극을 형성하는 단계와, 상기 트렌치를 매립하며 상기 제 1 절연막 패턴과 평탄화된 높이를 갖는 제 2 절연막을 형성하는 단계와, 상기 스페이서와 상기 제 1 절연막의 식각선택비를 이용하여 상기 제 1 절연막 패턴을 제거하여 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 제 1 절연막 패턴은 산화막으로 구성되는 것을 특징으로 한다.

그리고, 상기 스페이서는 질화막으로 구성되는 것을 특징으로 한다.

그리고, 상기 트렌치를 형성하는 단계 이후 상기 트렌치 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 매립형 게이트 전극은 티타늄 질화막 및 텅스텐 또는 이들의 조합 중 어느하나으로 형성되는 것을 특징으로 한다.

그리고, 상기 매립형 게이트 전극을 형성하는 단계는 상기 트렌치를 포함한 전체 상부에 상기 매립형 게이트 전극을 형성한 후, 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 제 2 절연막은 상기 스페이서와 동일한 식각선택비를 갖는 물질로 형성되는 것을 특징으로 한다

그리고, 상기 제 2 절연막을 형성하는 단계 이후, 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 비트라인 콘택홀을 형성하는 단계는 상기 층간절연막 상부에 형성된 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막 및 상기 제 1 절연막 패턴을 식각하는 단계를 포함하는 것을 특징으로 한다.

본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택을 자기정렬방식으로 형성함으로써 비트라인 콘택 형성 시 오정렬의 유발을 근본적으로 방지하여 매립형 게이트 전극과 브릿지되어 쇼트가 발생하는 것을 방지할 수 있는 효과를 제공한다.

도 1은 종래기술에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 절연막 패턴(102)을 형성하고, 절연막 패턴(102)의 측벽에 스페이서(104)를 형성한다. 여기서, 반도체 기판(100)에는 도시되지 않았지만 반도체 기판(100)에는 소자분리막(102)이 형성되고, 소자분리막(102)으로 정의되는 활성영역이 구비되는 것이 바람직하다. 본 발명의 절연막 패턴(102)은 산화막인 것이 바람직하고, 스페이서(104)는 질화막인 것이 바람직하다. 그러나, 반드시 이에 한정되는 것은 아니고, 절연막 패턴(102)과 스페이서(104) 물질은 변경될 수 있는데, 절연막 패턴(102)과 스페이서(104)가 상이한 식각선택비를 갖는 물질이라면 어느 물질로든 변경가능하다. 이와 같이 절연막(102) 패턴과 스페이서(104)가 상이한 물질로 형성되는 것은 후속 공정에 비트라인 콘택홀을 형성할 때, 서로 상이한 식각선택비를 이용하여 식각되도록 하여 비트라인 콘택홀의 오정렬을 근본적으로 방지하기 위함이다. 보다 자세한 설명은 도 2f의 설명을 참조한다.

도 2b에 도시된 바와 같이, 스페이서(104)를 식각마스크로 반도체 기판(100)을 식각하여 트렌치(106)를 형성한다. 여기서, 트렌치(106)는 매립형 게이트가 형성될 예정영역인 것이 바람직하다.

도 2c에 도시된 바와 같이, 트렌치(106) 표면에 게이트 산화막(108)을 형성하고, 매립형 게이트 전극용 도전층을 형성한 후, 에치백을 수행하여 트렌치(106) 저부에 매립형 게이트 전극(110)을 형성한다. 여기서, 매립형 게이트 전극(110)은 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 어느하나인 것이 바람직하다.

도 2d에 도시된 바와 같이, 매립형 게이트 전극(110)을 포함하는 전체 상부에 절연막(112)을 형성한 후, 절연막 패턴(102)이 노출되도록 절연막(112)에 평탄화 공정을 수행한다. 여기서, 절연막(112)은 스페이서(104)와 동일한 물질인 것이 바람직하다. 따라서, 매립형 게이트 전극(110) 상부에 매립되는 절연막(112)은 스페이서(104)와 함께 매립형 게이트 전극(110)의 폭보다 큰 폭을 갖으며 형성되어, 매립형 게이트 전극(110)이 완전이 매립되도록 할 수 있다.

도 2e에 도시된 바와 같이, 전체 상부에 층간절연막(114)을 형성한다. 여기서, 층간절연막(114)은 비트라인 콘택홀을 정의하기 위해 형성하는 것이 바람직하다.

도 2f에 도시된 바와 같이, 층간절연막(114) 상에 비트라인 콘택홀을 정의하는 감광막패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(114) 및 절연막 패턴(102)을 식각하여 비트라인 콘택홀(116)을 형성한다. 여기서, 절연막 패턴(102)은 스페이서(104) 및 절연막(112)과 상이한 식각선택비를 갖기 때문에 반도체 기판(100)만이 노출되도록 절연막 패턴(102)을 용이하게 식각할 수 있다. 비트라인 콘택홀(116)은 절연막 패턴(102)은 스페이서(104) 및 절연막(112)의 상이한 식각선택비를 이용한 자기정렬 식각방법으로 형성되는 것이 바람직하다.

만약, 비트라인 콘택홀(116)을 정의하는 감광막패턴(미도시)이 오정렬상태로 형성된다면 오정렬된 감광막 패턴을 식각마스크로 층간절연막(114)을 식각하게 되어, 층간절연막(114)도 오정렬된 상태로 식각된다. 이 결과, 오정렬된 상태로 식각된 층간절연막(114)을 식각마스크로 그 하부를 식각하게 되는데, 스페이서(104) 및 절연막(112)은 절연막 패턴(102)과 상이한 식각선택비를 가지기 때문에 오정렬된 상태로 식각된 층간절연막(114)을 식각마스크로 식각하더라도 스페이서(104) 및 절연막(112)은 식각되지 않고, 절연막 패턴(102)만 식각된다. 따라서, 비트라인 콘택홀을 정의하는 감광막 패턴이 오정렬되더라도 매립형 게이트 전극(110) 상부를 덮고 있는 절연막(112)은 식각되지 않게 되므로 매립형 게이트 전극(110)은 노출되지 않고 반도체 기판(100)만이 노출되도록 형성할 수 있다. 여기서, 도시되지는 않았지만 비트라인 콘택홀(116)에 도전층을 매립하여 비트라인 콘택을 형성하여 비트라인 콘택을 형성하는 경우에도 비트라인 콘택용 도전층은 매립형 게이트 전극(110)과 접속되지 않으므로 쇼트를 유발하지 않게된다.

상술한 바와 같이, 본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택을 형성할 때 식각선택비를 이용하여 자기정렬 식각방식을 이용함으로써 오정렬이 유발되는 경우에도 매립형 게이트 전극을 보호하면서 반도체 기판(100)만을 노출시켜 형성할 수 있다. 따라서, 매립형 게이트 전극과 비트라인 콘택의 쇼트를 근본적으로 방지할 수 있다.

Claims (9)

1. 반도체 기판 상에 제 1 절연막 패턴을 형성하는 단계;
   상기 제 1 절연막 패턴 측벽에 상기 제 1 절연막 패턴과 상이한 식각선택비를 갖는 스페이서를 형성하는 단계;
   상기 스페이서를 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
   상기 트렌치 하부를 매립하는 매립형 게이트 전극을 형성하는 단계;
   상기 트렌치를 매립하며 상기 제 1 절연막 패턴과 평탄화된 높이를 갖는 제 2 절연막을 형성하는 단계; 및
   상기 스페이서와 상기 제 1 절연막의 식각선택비를 이용하여 상기 제 1 절연막 패턴을 제거하여 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 제 1 절연막 패턴은
   산화막으로 구성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 스페이서는
   질화막으로 구성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 트렌치를 형성하는 단계 이후
   상기 트렌치 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 매립형 게이트 전극은
   티타늄 질화막 및 텅스텐 또는 이들의 조합 중 어느하나로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 매립형 게이트 전극을 형성하는 단계는
   상기 트렌치를 포함한 전체 상부에 상기 매립형 게이트 전극을 형성한 후, 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 제 2 절연막은
   상기 스페이서와 동일한 식각선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 제 2 절연막을 형성하는 단계 이후,
   층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   청구항 8에 있어서,
   상기 비트라인 콘택홀을 형성하는 단계는
   상기 층간절연막 상부에 형성된 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막 및 상기 제 1 절연막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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