KR20140028300A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 반도체 기판 상에 형성되고 상부보다 하부가 확장된 비트라인과, 상기 반도체 기판 및 상기 비트라인 측벽에 형성된 식각정지막과, 상기 반도체 기판 상부로 상기 비트라인 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그를 포함하여, 저장전극 콘택플러그를 이층의 구조로 형성하기 위해 추가적으로 형성하지 않으면서 비트라인의 상부가 손실되는 것을 방지하기 때문에 공정을 단순화하여 공정 비용을 감소시킬 수 있고, 저장전극 콘택플러그와 비트라인이 쇼트되는 것을 방지할 수 있으며, 저장전극 콘택플러그와 저장전극 사이에 티타늄 실리사이드를 형성할 필요가 없어 저장전극의 하부가 용이하게 확보되도록 하여 공정 마진을 향상시키는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming using the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 저장전극을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트를 포함하는 반도체 소자를 간략히 살펴보면 반도체 기판을 소정두께 식각하여 트렌치를 형성한 후 게이트 전극을 트렌치에 매립하고, 반도체 기판 상부에 비트라인을 형성하는 구조이다. 또한, 비트라인 양측으로 반도체 기판과 연결되는 저장전극 콘택플러그를 형성하고, 저장전극 콘택플러그와 연결되는 저장전극을 더 형성할 수 있다.
이때, 저장전극 영역을 형성하는 과정에서 비트라인 상부의 하드마스크층이 함께 손실될 수 있는데 이는 서로 다른 두 셀 간에 전기적으로 취약한 구조가 된다. 이를 보완하기 위하여 저장전극 콘택플러그에 또 다른 저장전극 콘택플러그를 추가적으로 형성하는 공정이 제안되었다. 하지만 저장전극 콘택플러그를 이중으로 형성하는 것은 추가적인 공정으로 인해 공정 비용이 증가되는 문제가 있으며, 전류 패스가 증가하게 되어 콘택저항이 높아지는 문제가 있다.
또한, 저장전극 콘택플러그 상부의 폴리와 저장전극의 하부 콘택인 TiN 과의 계면 저항을 낮추기 위하여 저장전극 영역을 형성한 후 티타늄을 추가적으로 증착함으로써 티타늄 실리사이드(TixSi)를 형성하는 공정이 요구되어 저장전극 영역의 하부의 사이즈가 좁아지게 되어 후속 공정의 마진이 감소되는 문제가 있다.
본 발명은 저장전극 영역을 형성하는 과정에서 비트라인의 상부가 손실되는 것을 방지하기 위해 저장전극 콘택플러그를 추가적으로 형성하는 경우 공정 비용을 증가시키고 콘택저항을 증가시켜 반도체 소자의 특성을 저하시키는 문제가 있다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성되고 상부보다 하부가 확장된 비트라인과, 상기 반도체 기판 및 상기 비트라인 측벽에 형성된 식각정지막과, 상기 반도체 기판 상부로 상기 비트라인 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내 매립된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인의 측벽은 상부와 하부의 폭 차이에 의해 계단(step) 형태를 갖는 것을 특징으로 한다.
그리고, 상기 식각정지막은 TiN을 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 상부보다 하부가 확장된 비트라인을 형성하는 단계와, 상기 반도체 기판 및 상기 비트라인 측벽에 식각정지막을 형성하는 단계와, 상기 반도체 기판을 상부로 상기 비트라인 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이전 상기 반도체 기판 내 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 상부보다 하부가 확장된 비트라인을 형성하는 단계는 상기 반도체 기판 상에 상부와 하부가 동일한 폭을 갖는 비트라인을 형성하는 단계와, 상기 반도체 기판 및 상기 상부와 하부가 동일한 폭을 갖는 비트라인 상부에 절연막을 형성하는 단계 및 상기 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 SOC(spin on carbon)을 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 상기 상부와 하부가 동일한 폭을 갖는 비트라인의 상부 측벽에서 가장 얇은 두께로 증착되는 것을 특징으로 한다.
그리고, 상기 절연막에 에치백을 수행하는 단계는 상기 가장 얇은 두께로 증착된 절연막이 식각되는 단계 및 상기 가장 얇은 두께로 증착된 절연막이 식각되면서 노출된 상기 상부와 하부가 동일한 폭을 갖는 비트라인의 상부 측벽을 추가적으로 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 상부보다 하부가 확장된 비트라인의 측벽은 상부와 하부의 폭 차이에 의해 계단(step) 형태를 갖는 것을 특징으로 한다.
그리고, 상기 식각정지막은 TiN을 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 비트라인 사이에 폴리실리콘을 매립하는 단계 및 상기 비트라인의 상부 표면이 노출되도록 상기 폴리실리콘에 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 폴리실리콘에 평탄화 식각공정을 수행하는 단계는 상기 비트라인 상부에 형성된 식각정지막도 함께 제거하는 것을 특징으로 한다.
본 발명은 저장전극 콘택플러그를 추가적으로 형성하지 않으면서 비트라인의 상부가 손실되는 것을 방지하기 때문에 공정을 단순화하여 공정 비용을 감소시킬 수 있고, 저장전극 콘택플러그와 비트라인이 쇼트되는 것을 방지할 수 있으며, 저장전극 콘택플러그와 저장전극 사이에 티타늄 실리사이드를 형성할 필요가 없어 저장전극의 하부가 용이하게 확보되도록 하여 공정 마진을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100) 상에 형성되고, 상부보다 하부가 확장된 비트라인(102a)과, 비트라인(102a) 측벽 및 반도체 기판(100) 상부에 형성된 식각정지막(106)과, 비트라인(102a) 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그(108)를 포함한다. 보다 자세하게는 비트라인(102a)의 측벽은 비트라인의 상부와 하부의 폭 차이에 의해 계단(step)의 형태를 갖는 것이 바람직하다.
이때, 도시되지는 않았지만 반도체 기판(100) 내에 형성된 매립형 게이트를 더 포함할 수 있다. 식각정지막(106)은 TiN을 포함하는 것이 바람직하고, 저장전극 콘택플러그(108)는 폴리실리콘으로 형성될 수 있다.
상술한 바와 같이, 본 발명은 상부보다 하부가 확장된 비트라인에 의해 상대적으로 하부보다 상부의 폭이 큰 저장전극을 콘택플러그를 형성함으로써 저장전극이 상부가 확장된 저장전극 콘택플러그와 연결되도록 하여 저장전극과 비트라인이 쇼트되는 문제를 방지할 수 있다.
또한, 저장전극 콘택플러그(108) 하부에는 반도체 기판(100)과 연결되는 식각정지막(106)이 형성되어 있어, 후속 공정에서 형성될 저장전극 콘택플러그 사이에 계면 특성을 확보하기 위하여 티타늄 실리사이드 공정을 수행하지 않아도 된다. 또한, 티타늄 실리사이드 공정을 수행하기 위해 수반되는 티타늄 증착 공정 및 이 과정에서 티타늄이 불필요한 부분에 증착되는 경우 이를 위해 추가적인 클리닝 공정이 수행하지 않아도 되기 때문에 공정을 단순화시킬 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 비트라인(102)을 형성한다. 이때, 도시되지는 않았지만 비트라인(102) 측벽에는 스페이서가 형성되어 있다.
도 2b에 도시된 바와 같이, 비트라인(102)을 포함하는 반도체 기판(100) 상부에 절연막(104)을 형성한다. 이때, 절연막(104)은 SOC(spin on carbon)을 포함하는 것이 바람직하다. SOC막은 스텝커버리지(step coverage)가 좋지 않아 비트라인(102)의 측벽 상부에는 절연막(104)이 거의 증착되지 않아 가장 얇은 두께로 증착된다.
도 2c에 도시된 바와 같이, 절연막(104)에 대하여 에치백을 수행한다. 이때, 에치백은 비트라인(102) 상부에 남아있는 절연막(104)의 두께를 기준으로 에치백을 수행한다. 이러한 경우에는 비트라인(102) 상부 측벽에 가장 얇은 두께로 증착된 부분을 중심으로 부분적인 식각이 진행된다. 이 과정에서 도시되지는 않았지만 비트라인(102)의 스페이서 또는 하드마스크층이 더 식각될 수 있어, 상부보다 하부가 확장된 비트라인(102a)이 형성된다. 보다 자세하게는 비트라인(102a)의 측벽은 비트라인의 상부와 하부의 폭 차이에 의해 계단(step)의 형태를 갖는 것이 바람직하다.
도 2d에 도시된 바와 같이, 비트라인(102a) 사이에 남아있는 절연막(104)을 제거한다. 이때, 절연막(104)은 스트립 공정으로 제거하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 비트라인(102a)을 포함하는 반도체 기판(100) 상부에 식각정지막(106)을 형성한다. 여기서 식각정지막(106)은 TiN을 포함하는 것이 바람직하다. 이어서, 비트라인(102a)의 사이가 매립되도록 폴리실리콘을 형성한 후 비트라인(102a)의 상부 표면이 노출되도록 평탄화 식각 공정을 수행하여 저장전극 콘택플러그(108)를 형성한다. 폴리실리콘에 대한 평탄화 식각 공정 시 식각정지막(106)도 함께 식각되는 것이 바람직하다.
이때, 저장전극 콘택플러그(108)는 비트라인(102a)의 프로파일에 의해 상부의 폭이 하부의 폭보다 큰 폭을 갖는다. 따라서, 후속 공정에서 형성되는 저장전극은 상부가 확장된 저장전극 콘택플러그와 연결되기 때문에 저장전극이 비트라인과 쇼트되는 문제를 방지할 수 있다.
또한, 저장전극 콘택플러그(108) 하부에는 반도체 기판(100)과 연결되는 식각정지막(106)이 형성되어 있어, 후속 공정에서 형성될 저장전극 콘택플러그 사이에 계면 특성을 확보하기 위하여 티타늄 실리사이드 공정을 수행하지 않아도 된다. 또한, 티타늄 실리사이드 공정을 수행하기 위해 수반되는 티타늄 증착 공정 및 이 과정에서 티타늄이 불필요한 부분에 증착되는 경우 이를 위해 추가적인 클리닝 공정이 수행하지 않아도 되기 때문에 공정을 단순화시킬 수 있다.
상술한 바와 같이, 본 발명은 저장전극과 상부가 확장된 저장전극 콘택플러그가 연결되는 구성을 제공함으로써 저장전극 콘택플러그를 두개의 층으로 형성하는데 수반되는 공정 단계를 줄일 수 있다. 또한, 저장전극 콘택플러그 하부에 형성된 식각정지막에 의해 저장전극과 저장전극 콘택플러그의 계면 특성을 확보하기 위해 요구되는 티타늄 실리사이드 공정도 수행하지 않아도 되어 공정을 단순화할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 반도체 기판 상에 형성되고 상부보다 하부가 확장된 비트라인;
    상기 반도체 기판 및 상기 비트라인 측벽에 형성된 식각정지막; 및
    상기 반도체 기판 상부로 상기 비트라인 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 반도체 기판 내 매립된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트라인의 측벽은 상부와 하부의 폭 차이에 의해 계단(step) 형태를 갖는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 식각정지막은 TiN을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 상부보다 하부가 확장된 비트라인을 형성하는 단계;
    상기 반도체 기판 및 상기 비트라인 측벽에 식각정지막을 형성하는 단계;
    상기 반도체 기판을 상부로 상기 비트라인 사이를 매립하며 하부보다 상부가 확장된 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 비트라인을 형성하는 단계 이전
    상기 반도체 기판 내 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 상부보다 하부가 확장된 비트라인을 형성하는 단계는
    상기 반도체 기판 상에 상부와 하부가 동일한 폭을 갖는 비트라인을 형성하는 단계;
    상기 반도체 기판 및 상기 상부와 하부가 동일한 폭을 갖는 비트라인 상부에 절연막을 형성하는 단계; 및
    상기 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 절연막은 SOC(spin on carbon)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 8에 있어서,
    상기 절연막은 상기 상부와 하부가 동일한 폭을 갖는 비트라인의 상부 측벽에서 가장 얇은 두께로 증착되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 절연막에 에치백을 수행하는 단계는
    상기 가장 얇은 두께로 증착된 절연막이 식각되는 단계; 및
    상기 가장 얇은 두께로 증착된 절연막이 식각되면서 노출된 상기 상부와 하부가 동일한 폭을 갖는 비트라인의 상부 측벽을 추가적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 6에 있어서,
    상기 상부보다 하부가 확장된 비트라인의 측벽은 상부와 하부의 폭 차이에 의해 계단(step) 형태를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 6에 있어서,
    상기 식각정지막은 TiN을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 6에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 비트라인 사이에 폴리실리콘을 매립하는 단계; 및
    상기 비트라인의 상부 표면이 노출되도록 상기 폴리실리콘에 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 폴리실리콘에 평탄화 식각공정을 수행하는 단계는
    상기 비트라인 상부에 형성된 식각정지막도 함께 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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