KR101205067B1 - 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 셀 영역 및 주변회로 영역을 각각 오픈하는 공정이 최소화되어, 셀 영역과 주변회로 영역의 경계에서 발생할 수 있는 불량 요인을 최소화하고 소자 제작비용을 감소시키는 반도체 소자의 형성방법에 관한 것이다.
본 발명의 반도체 소자의 형성방법은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판의 주변회로 영역에 제 1 게이트 도전층을 형성하는 단계, 상기 셀 영역에 매립형 게이트를 형성하는 단계 및 상기 셀 영역에 비트라인 콘택 및 비트라인 도전층을 형성하고, 상기 주변회로 영역에 제 2 게이트 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 형성방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자의 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남기 때문에 이 높이 차이를 어떻게 활용하는지가 문제가 된다. 종래에는 i) 주변회로 게이트 높이만큼의 셀 영역 공간을 비워두거나, ii) 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법이 사용되어 왔다.
그러나 i) 셀 영역의 공간을 비우는 경우 셀 영역에서 저장전극 콘택 플러그의 높이가 높아지면서, 저장전극 콘택홀을 깊게 형성하여야 하므로 비트라인 형성 공정의 난이도가 증가하는 문제점이 있고, ii) 주변회로 영역의 게이트와 셀 영역의 비트라인을 함께 형성하는 경우, 셀 영역 비트라인의 전극은 주변회로 영역 게이트 전극 물질을 공유함으로써 배리어 메탈층도 함께 형성되는 등 그 높이가 높아지면서, 셀 영역에서 기생 캐패시턴스가 증가하여 매립형 게이트를 형성하는 목적이 달성되지 않는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 셀 영역 및 주변회로 영역을 각각 오픈하는 공정이 최소화되어, 셀 영역과 주변회로 영역의 경계에서 발생할 수 있는 불량 요인을 최소화하고 소자 제작비용을 감소시키는 반도체 소자의 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판의 주변회로 영역에 제 1 게이트 도전층을 형성하는 단계, 상기 셀 영역에 매립형 게이트를 형성하는 단계 및 상기 셀 영역에 비트라인 콘택 및 비트라인 도전층을 형성하고, 상기 주변회로 영역에 제 2 게이트 도전층을 형성하는 단계를 포함하여, 셀 영역 및 주변회로 영역을 각각 오픈하는 공정이 최소화되어, 셀 영역과 주변회로 영역의 경계에서 발생할 수 있는 불량 요인을 최소화하고 소자 제작비용을 감소시키는 것을 특징으로 한다.
나아가 셀 영역에 비트라인 콘택 및 비트라인 도전층을 형성하는 단계와, 상기 주변회로 영역에 제 2 게이트 도전층을 형성하는 단계는 동시에 이루어지는 것이 바람직하다.
그리고 상기 제 1 게이트 도전층을 형성하는 단계 이전, 상기 반도체 기판의 셀 영역 및 주변회로 영역에서 소자분리막 영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 소자분리 물질을 매립하는 단계 및 상기 마스크를 제거하는 단계를 더 포함하여, 비트라인 콘택 형성이 용이한 것을 특징으로 한다.
또한 상기 셀 영역에 매립형 게이트를 형성하는 단계는, 상기 셀 영역에 하드마스크 산화막을 증착하는 단계, 상기 하드마스크 산화막을 마스크로 상기 셀 영역의 활성영역 및 소자분리막을 식각하여 리세스를 형성하는 단계, 상기 리세스 하부에 게이트 전극을 매립하는 단계 및 상기 리세스에서 상기 게이트 전극 상부에 캐핑 질화막을 매립하는 단계를 포함하여, 워드라인(게이트)와 비트라인 간의 기생 캐패시턴스를 최소화하는 것을 특징으로 한다.
아울러 상기 제 1 게이트 도전층을 형성하는 단계 이후, 상기 제 1 게이트 도전층의 상부에 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-Chemical Vapor Depositon)로 하드마스크 질화막을 증착하여, 식각정지막으로 활용하는 것을 특징으로 한다.
한편, 상기 매립형 게이트를 형성하는 단계 후, 셀 영역과 주변회로에 상기 하드마스크 질화막을 식각정지막으로 CMP를 진행하는 단계를 더 포함하는 것이 바람직하다.
나아가 상기 CMP를 진행하는 단계 이전, 상기 반도체 기판에 폴리실리콘층을 증착하는 단계, 폴리실리콘층을 선택적으로 식각하는 슬러리(Slurry)를 이용하여 폴리실리콘층을 먼저 CMP로 제거하는 단계 및 하드마스크 산화막을 선택적으로 식각하는 슬러리를 이용하여 하드마스크 산화막을 CMP로 제거하는 단계를 더 포함하여, 하드마스크 산화막의 제거가 더욱 용이한 것을 특징으로 한다.
그리고 H3PO4 식각액을 이용한 습식식각 또는 산화막과 폴리실리콘 간의 식각 선택비 차이를 이용한 건식식각을 이용하여 상기 하드마스크 질화막을 제거하는 단계를 더 포함하는 것도 가능하다.
또한 상기 셀 영역에 비트라인 콘택을 형성하는 단계는, 상기 셀 영역에서 활성영역의 두 매립형 게이트 사이를 식각하여 비트라인 콘택홀을 형성하는 단계 및 상기 비트라인 콘택홀에 도전층을 증착하는 단계를 포함하여, 비트라인 콘택과 비트라인을 동시에 형성하는 것이 바람직하다.
아울러 상기 비트라인 콘택홀을 형성하는 단계는, 상기 비트라인 콘택홀을 원형, 타원 또는 직선 형태로 형성하는 것이 바람직하다.
나아가 상기 비트라인 콘택홀을 형성하는 단계 이후, 상기 비트라인 콘택홀의 측벽에 질화막 재질의 스페이서를 형성하는 단계를 더 포함하여, 비트라인 콘택홀 측벽을 보호하는 것을 특징으로 한다.
그리고 상기 비트라인 콘택, 비트라인 도전층 및 제 2 게이트 도전층을 형성하는 단계 이후, 상기 비트라인 도전층 및 제 2 게이트 도전층 상부에 배리어 메탈층, 도전층 및 하드마스크층을 증착하는 단계, 상기 하드마스크층, 도전층, 배리어 메탈층, 비트라인 도전층 및 제 2 게이트 도전층을 식각하여 셀 영역의 비트라인 구조물과 주변회로 영역의 게이트 구조물을 동시에 형성하는 단계를 더 포함하여, 셀 비트라인과 주변회로 게이트를 동일한 구조로 동시에 형성하여 제조공정을 단순화하는 것을 특징으로 한다.
또한 상기 비트라인 구조물 및 게이트 구조물을 형성하는 단계 이후, 상기 비트라인 구조물 및 게이트 구조물 측벽에 스페이서를 형성하는 단계, 상기 주변회로 영역 게이트 구조물 측벽의 활성영역에 소스 및 드레인을 형성하는 단계 및 상기 셀 영역의 활성영역 상부에 저장전극 콘택 및 저장전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 반도체 소자의 형성방법은 셀 영역 및 주변회로 영역을 각각 오픈하는 공정이 최소화되어, 셀 영역과 주변회로 영역의 경계에서 발생할 수 있는 불량 요인을 최소화하고 소자 제작비용을 감소시키는 효과를 제공한다.
도 1 내지 도 8은 본 발명에 따르는반도체 소자의 형성방법을 순차적으로 도시한 도면이다.
이하 본 발명에 따르는반도체 소자의 형성방법을 순차적으로 도시한 도 1 내지 도 8을 참조하여 본 발명에 따른 반도체 소자의 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1을 참조하면, 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 포함하는 반도체 기판에 활성영역(12; Active region)을 정의하는 소자분리막(14; Device Isolation Film)을 형성한다. 이 때 소자분리막(14)의 표면은 활성영역(12)보다 더 높게 돌출된 형태로 형성되는데, 이를 위하여 i) 소자분리막(14) 영역을 노출시키는 소정 두께의 마스크(미도시)를 형성하고, ii) 이 마스크로 반도체 기판을 식각하여 트렌치(15)를 형성한 후, iii) 이 트렌치(15)에 산화막과 같은 소자분리 물질을 매립하고, iv) 마스크를 제거하면, 이 마스크(미도시)의 두께만큼 소자분리막(14)이 활성영역(12)보다 더 높게 돌출된 형태가 된다.
이후, 주변회로 영역에 주변회로 게이트를 형성하기 위한 전 단계로, 이온 주입 공정과, 게이트 산화막(미도시)을 형성하는 공정을 진행한다. 그리고 셀 영역과 주변회로 영역에 제 1 게이트 도전층(22)을 증착한다. 제 1 게이트 도전층(22)은 추후 셀 영역에서는 제거되지만, 주변회로 영역에서는 게이트의 일부를 구성하게 되며, 폴리실리콘으로 형성되는 것이 바람직하다. 제 1 게이트 도전층(22)을 형성할 때 폴리실리콘 층의 두께나 이온 주입 농도는, 추후 형성될 제 2 게이트 도전층(42; 도 7 참조)의 두께 및 이온 주입 농도를 고려하여 설정한다.
그리고 제 1 게이트 도전층(22)의 상부에 하드마스크 질화막(24)을 소정 두께 증착한다. 이 하드마스크 질화막(24)을 증착하는 공정은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-Chemical Vapor Depositon)를 이용하는 것이 바람직하며, 하드마스크 질화막(24)은 후속될 CMP(Chemical Mechanical Polishing) 공정에서 정지막(Stopping Layer)으로도 작용할 수 있다.
도 2를 참조하면, 하드마스크 질화막(24) 상부에 셀 영역을 노출시키는 마스크(미도시)를 형성한 후, 이 마스크(미도시)로 셀 영역의 하드마스크 질화막(24) 및 제 1 게이트 도전층(22)을 식각하여, 셀 영역의 활성영역(12) 및 소자분리막(14)을 노출시킨다. 이 때 셀 영역의 하드마스크 질화막(24) 및 제 1 게이트 도전층(22)을 식각하는 공정은 건식 식각(Dry etch)인 것이 바람직하며, 폴리실리콘을 포함하는 제 1 게이트 도전층(22)을 식각하는 공정은 활성영역(12)의 상부에 형성되어 있는 산화막(미도시)과의 식각 선택비를 높이는 식각조건을 이용하여 식각공정이 산화막(미도시)에서 종료되도록 하는 것이 바람직하다. 이후 셀 영역에 웰(Well) 이온주입 공정 및 채널(Channel) 이온주입 공정을 실시한다.
도 3에 도시된 바와 같이 매립형 게이트를 형성하기 위한 하드마스크 산화막(26)을 소정 두께로 증착하며, 이 증착 공정은 LP-CVD(Low Pressure-Chemical Vapor Deposition)을 이용하는 것이 바람직하다. 그리고 셀 영역의 활성영역(12) 및 소자분리막(14)을 소정 깊이 식각하여, 매립형 게이트를 형성하기 위한 리세스(32)를 형성한다. 리세스(32)의 표면에는 게이트 산화막을 형성한 뒤, 게이트 전극(34) 물질을 증착한다. 게이트 전극(34) 물질은 티타늄 질화막(TiN) 또는 티타늄 질화막(TiN)과 텅스텐(W)이 증착된 구조를 포함할 수 있다. 이후 게이트 전극(34) 물질의 상부를 CMP를 이용해 평탄화시키고, 에치백(Etch back) 공정을 실시하여 게이트 전극(34) 물질을 활성영역(12) 표면에서 일정 깊이만큼 제거한다.
그리고 리세스(32) 내부에서 게이트 전극(34)의 상부에 캐핑 질화막(36; Capping Nitride)을 증착한 후, H3PO4와 같은 식각액을 이용한 습식식각 또는 질화막과 산화막 간의 식각 선택비를 높인 건식식각을 통해 리세스(32) 상부의 캐핑 질화막(36)을 제거하고 하드마스크 산화막(26) 표면을 드러냄으로써 매립형 게이트(30) 형성을 완료한다.
도 4를 참조하면, 셀 영역과 주변회로 영역에 CMP를 진행하여 표면을 평탄화 시키는데, 주변회로 영역의 하드마스크 질화막(24)을 식각정지막으로 CMP를 진행하여 주변회로 영역의 하드마스크 산화막(26)을 모두 제거한다. 이 CMP 공정 이전에 셀 영역 및 주변회로 영역을 포함한 반도체 기판에 폴리실리콘층을 일정 두께 증착하고, 폴리실리콘층을 선택적으로 식각하는 슬러리(Slurry)를 이용하여 폴리실리콘층을 먼저 CMP로 제거한 후, 하드마스크 산화막(26)을 선택적으로 식각하는 슬러리를 이용하여 하드마스크 산화막(26)을 CMP로 제거하는 것이 바람직하다.
도 5에 도시된 바와 같이, 주변회로 영역의 하드마스크 질화막(24)을 H3PO4와 같은 식각액을 이용한 습식식각 또는 산화막(24)과 폴리실리콘(22) 간의 식각 선택비 차이를 이용한 건식식각을 통해 제거한다. 이 때 셀 영역의 캐핑 질화막(36) 또한 일정 깊이 식각되어 제거된다.
도 6을 참조하면, 셀 영역에서 활성영역(12)의 두 매립형 게이트(30) 사이에 해당하는 비트라인 콘택 영역의 하드마스크 산화막(26) 및 캐핑 질화막(36)을 식각하여 비트라인 콘택홀(41)을 형성한다. 이 비트라인 콘택홀(41)은 평면도 상에서 원형, 타원 또는 직선 형태로 형성될 수 있으며, 비트라인 콘택홀(41)의 측벽을 보호하기 위해 측벽에 질화막 재질의 스페이서(38)를 추가로 형성할 수 있다.
도 7에 도시된 바와 같이, 셀 영역 및 주변회로 영역에 제 2 게이트 도전층(42)을 증착한다. 제 2 게이트 도전층(42)은 폴리실리콘인 것이 바람직하고, 제 2 게이트 도전층(42)이 증착되면서 주변회로 영역에서는 게이트(Gate)의 도전층 일부가 형성되며, 셀 영역에서는 비트라인(Bit line)의 도전층 및 비트라인 콘택플러그가 형성된다. 제 2 게이트 도전층(42)을 형성할 때 폴리실리콘 층의 두께나 이온 주입 농도는, 하부에 형성된 제 1 게이트 도전층(22)의 두께 및 이온 주입 농도를 고려하여 설정한다. 그리고 이 제 2 게이트 도전층(42)을 증착하는 단계 이전에, 셀 영역의 비트라인 콘택홀(41)의 바닥면과 주변회로 영역의 제 1 게이트 도전층(22) 상부에 존재할 수 있는 산화막을 습식식각을 통해 모두 제거한 후, 제 2 게이트 도전층(42)을 증착하는 것이 바람직하다.
도 8을 참조하면 제 2 게이트 도전층(42)의 상부에 배리어 메탈층(43), 도전층(44), 하드마스크층(45)을 차례로 증착한 후, 별도의 마스크(미도시)로 하드마스크층(45), 도전층(44), 배리어 메탈층(43) 및 제 2 게이트 도전층(42)을 차례로 식각하여, 셀 영역의 비트라인 구조물과 주변회로 영역의 게이트 구조물을 동시에 형성한다. 이후, 셀 영역 비트라인 구조물과 주변회로 영역 게이트 구조물의 측벽에 질화막과 같은 재질의 스페이서(46)를 형성하여, 각 구조물의 측벽을 보호하도록 한다.
이 식각공정 중 폴리실리콘 재질인 제 2 게이트 도전층(42)을 식각하는 공정은 제 2 게이트 도전층(42) 하부에 위치하는 게이트 산화막(미도시)과의 충분한 식각 선택비를 갖는 조건에서 진행되는 것이 바람직하다. 그리고 도시하지 않았으나, 도 8에 도시된 공정 이후 이온 주입 공정으로 소스(Source) 및 드레인(Drain)을 형성하는 단계, 저장전극 콘택 및 저장전극을 형성하는 단계가 진행되어 반도체 소자가 완성된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
12 : 활성영역 14 : 소자분리막
15 : 트렌치 22 : 제 1 게이트 도전층
24 : 하드마스크 질화막 26 : 하드마스크 산화막
30 : 매립형 게이트 32 : 게이트 리세스
34 : 게이트 전극 36 : 캐핑 질화막
38 : 스페이서 40 : 비트라인
41 : 비트라인 콘택홀 42 : 제 2 게이트 도전층
43 : 배리어 메탈층 44 : 비트라인 도전층
45 : 비트라인 하드마스크 46 : 비트라인 스페이서

Claims (13)

  1. 셀 영역 및 주변회로 영역의 상부에 제 1 게이트 도전층을 증착하는 단계;
    상기 주변회로 영역의 상부에 증착된 제 1 게이트 도전층은 잔류시키고, 상기 셀 영역의 상부에 증착된 제 1 게이트 도전층을 제거하는 단계;
    상기 제 1 게이트 도전층이 제거된 상기 셀 영역에 매립형 게이트를 형성하는 단계; 및
    상기 셀 영역에 비트라인 콘택 및 비트라인 도전층을 형성하고, 상기 주변회로 영역에 제 2 게이트 도전층을 형성하는 단계
    를 포함하고,
    상기 비트라인 콘택과 상기 비트라인 도전층의 선폭은 동일한 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    셀 영역에 비트라인 콘택 및 비트라인 도전층을 형성하는 단계와, 상기 주변회로 영역에 제 2 게이트 도전층을 형성하는 단계는 동시에 이루어지는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 청구항 1에 있어서,
    상기 제 1 게이트 도전층을 형성하는 단계 이전,
    상기 반도체 기판의 셀 영역 및 주변회로 영역에서 소자분리막 영역을 노출시키는 마스크를 형성하는 단계;
    상기 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 소자분리 물질을 매립하는 단계; 및
    상기 마스크를 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 청구항 1에 있어서,
    상기 셀 영역에 매립형 게이트를 형성하는 단계는,
    상기 셀 영역의 상부 및 상기 잔류된 제 1 게이트 도전층의 상부에 하드마스크 산화막을 증착하는 단계;
    상기 하드마스크 산화막을 마스크로 상기 셀 영역의 활성영역 및 소자분리막을 식각하여 리세스를 형성하는 단계;
    상기 리세스 하부에 게이트 전극을 매립하는 단계; 및
    상기 리세스에서 상기 게이트 전극 상부에 캐핑 질화막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 청구항 4에 있어서,
    상기 셀 영역의 상부에 증착된 제 1 게이트 도전층을 제거하는 단계 이후,
    상기 제 1 게이트 도전층의 상부에 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-Chemical Vapor Depositon)로 하드마스크 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 청구항 5에 있어서,
    상기 매립형 게이트를 형성하는 단계 후,
    셀 영역과 주변회로에 상기 하드마스크 질화막을 식각정지막으로 CMP를 진행하여 상기 주변회로 영역의 상부에 증착된 하드마스크 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 청구항 6에 있어서,
    상기 CMP를 진행하는 단계 이전,
    상기 반도체 기판에 폴리실리콘층을 증착하는 단계;
    폴리실리콘층을 선택적으로 식각하는 슬러리(Slurry)를 이용하여 상기 폴리실리콘층을 먼저 CMP로 제거하는 단계; 및
    하드마스크 산화막을 선택적으로 식각하는 슬러리를 이용하여 상기 주변회로 영역의 상부에 증착된 하드마스크 산화막을 CMP로 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 청구항 6에 있어서,
    H3PO4 식각액을 이용한 습식식각 또는 산화막과 폴리실리콘 간의 식각 선택비 차이를 이용한 건식식각을 이용하여 상기 하드마스크 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 1에 있어서,
    상기 셀 영역에 비트라인 콘택을 형성하는 단계는,
    상기 셀 영역에서 활성영역의 두 매립형 게이트 사이를 식각하여 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀에 도전층을 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계는,
    상기 비트라인 콘택홀을 원형, 타원 또는 직선 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 9에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계 이후,
    상기 비트라인 콘택홀의 측벽에 질화막 재질의 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 1에 있어서,
    상기 비트라인 콘택, 비트라인 도전층 및 제 2 게이트 도전층을 형성하는 단계 이후,
    상기 비트라인 도전층 및 제 2 게이트 도전층 상부에 배리어 메탈층, 도전층 및 하드마스크층을 증착하는 단계;
    상기 하드마스크층, 도전층, 배리어 메탈층, 비트라인 도전층 및 제 2 게이트 도전층을 식각하여 셀 영역의 비트라인 구조물과 주변회로 영역의 게이트 구조물을 동시에 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 12에 있어서,
    상기 비트라인 구조물 및 게이트 구조물을 형성하는 단계 이후,
    상기 비트라인 구조물 및 게이트 구조물 측벽에 스페이서를 형성하는 단계;
    상기 주변회로 영역 게이트 구조물 측벽의 활성영역에 소스 및 드레인을 형성하는 단계; 및
    상기 셀 영역의 활성영역 상부에 저장전극 콘택 및 저장전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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