KR101129922B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 셀 비트라인 주위의 절연막 두께를 최소화하여, 셀 비트라인 프로파일을 수직하게 형성함으로써 저장전극 콘택과 활성영역의 오버레이 마진을 향상시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판, 상기 셀 영역의 반도체 기판 상부에 형성되는 절연막, 상기 절연막이 식각되어 형성되며, 상기 활성영역을 노출시키는 비트라인 콘택홀, 상기 비트라인 콘택홀에 매립되는 비트라인 콘택플러그 및 상기 비트라인 콘택플러그의 상부에 형성되며, 상기 비트라인 콘택플러그와 동일한 폭을 갖는 비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남기 때문에 이 높이 차이를 어떻게 활용하는지가 문제가 된다. 종래에는 i) 주변회로 게이트 높이만큼의 셀 영역 공간을 비워두거나, ii) 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법(Gate Bit Line; GBL)이 사용되어 왔다.
그러나 i) 셀 영역의 공간을 비우는 경우 셀 영역에서 저장전극 콘택 플러그의 높이가 높아지면서, 저장전극 콘택홀을 깊게 형성하여야 하므로 비트라인 형성 공정의 난이도가 증가하는 문제점이 있고, ii) 주변회로 영역의 게이트와 셀 영역의 비트라인을 함께 형성하는 경우(GBL), 셀 영역 비트라인의 전극은 주변회로 영역 게이트 전극 물질을 공유함으로써 배리어 메탈층도 함께 형성되는 등 그 높이가 높아지면서, 셀 영역에서 기생 캐패시턴스가 증가하여 매립형 게이트를 형성하는 목적이 달성되지 않는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 셀 비트라인 주위의 절연막 두께를 최소화하여, 셀 비트라인 프로파일을 수직하게 형성함으로써 저장전극 콘택과 활성영역의 오버레이 마진을 향상시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판, 상기 셀 영역의 반도체 기판 상부에 형성되는 절연막, 상기 절연막이 식각되어 형성되며, 상기 반도체 기판을 노출시키는 비트라인 콘택홀, 상기 비트라인 콘택홀에 매립되는 비트라인 콘택플러그 및 상기 비트라인 콘택플러그의 상부에 형성되며, 상기 비트라인 콘택플러그와 동일한 폭을 갖는 비트라인을 포함하여, 셀 비트라인 주위의 절연막 두께를 최소화하고, 셀 비트라인 프로파일을 수직하게 형성함으로써 저장전극 콘택과 활성영역의 오버레이 마진을 향상시키는 것을 특징으로 한다.
나아가 상기 절연막은 산화막 또는 질화막을 포함하는 것이 바람직하고, 상기 비트라인 콘택홀의 측벽에 형성되며 산화막, 질화막 또는 산화막과 질화막의 적층 구조를 포함하는 스페이서를 더 포함하여 콘택 플러그를 보호하는 것을 특징으로 한다.
또한 상기 절연막은 50Å 이상 100Å 이하의 두께인 것이 바람직하다.
그리고 상기 비트라인은, 상기 비트라인 콘택플러그 상부에 형성되는 배리어 메탈층, 상기 배리어 메탈층 상부에 형성되는 비트라인 도전층, 상기 도전층 상부에 형성되는 하드마스크층 및 상기 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 측벽에 형성되는 스페이서을 포함하는 것을 특징으로 한다.
아울러 상기 주변회로 영역의 반도체 기판에 형성되는 게이트를 더 포함하고, 상기 주변회로 영역의 게이트는 상기 셀 영역의 비트라인과 동일한 구조를 포함하여, 셀 비트라인과 주변회로 게이트가 동일한 높이에 동일한 구조로 형성되는 것이 바람직하다.
나아가 상기 셀 영역 비트라인의 폴리실리콘층은, 상기 주변회로 영역 게이트의 폴리실리콘층보다 낮은 두께를 가져, 콘택 저항이 감소되는 것을 특징으로 한다.
또한 상기 반도체 기판의 셀 영역에서 활성영역 및 소자분리막에 소정 깊이 매립되어 형성되는 매립형 게이트를 더 포함하며, 상기 매립형 게이트는, 반도체 기판에 소정 깊이로 형성된 리세스, 상기 리세스 표면에 형성되는 게이트 산화막, 상기 게이트 산화막이 형성된 리세스 하부에 위치하는 게이트 전극 및 상기 리세스 내에서 상기 게이트 전극의 상부에 위치하는 캐핑막을 포함하여, 비트라인과의 기생 캐패시턴스를 감소시키는 것이 바람직하다.
한편 본 발명에 따르는 반도체 소자의 형성방법은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계, 상기 셀 영역의 반도체 기판 상부에 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀에 비트라인 콘택플러그를 매립하여 형성하는 단계 및 상기 비트라인 콘택플러그의 상부에 비트라인을 상기 비트라인 콘택플러그와 동일한 폭으로 형성하는 단계를 포함하여, 셀 비트라인 주위의 절연막 두께를 최소화하고, 셀 비트라인 프로파일을 수직하게 형성함으로써 저장전극 콘택과 활성영역의 오버레이 마진을 향상시키는 것을 특징으로 한다.
나아가 상기 절연막을 형성하는 단계 이후, 상기 셀 영역의 상기 절연막 상부 및 상기 주변회로 영역의 반도체 기판 상부에 제 1 폴리실리콘층을 형성하는 단계를 더 포함하여, 셀 영역의 비트라인 콘택플러그와 주변회로 영역의 게이트 폴리실리콘을 동시에 형성하는 것이 바람직하다.
또한 상기 비트라인 콘택홀을 형성하는 단계는, 상기 절연막 상부의 제 1 폴리실리콘층을 식각하는 단계를 더 포함하여, 비트라인과 비트라인 콘택 플러그를 수직하게 형성하는 것을 특징으로 한다.
그리고 비트라인 콘택플러그를 매립하여 형성하는 단계 전, 상기 비트라인 콘택홀의 측벽에 산화막, 질화막 또는 산화막과 질화막의 적층 구조를 포함하는 스페이서를 형성하는 단계를 더 포함하여, 비트라인 콘택 플러그 측벽을 보호하는 것을 특징으로 한다.
아울러 상기 비트라인을 형성하는 단계는 제 2 폴리실리콘층을 형성하는 단계를 포함하며, 상기 제 2 폴리실리콘 중, 셀 영역의 제 2 폴리실리콘층을 소정 두께 제거하는 단계를 더 포함하여, 비트라인 콘택 플러그의 저항을 감소시키는 것이 바람직하다.
나아가 상기 절연막은 산화막 또는 질화막을 포함할 수 있고, 상기 절연막은 50Å 이상 100Å 이하의 두께로 형성되는 것이 바람직하다.
또한 상기 비트라인을 형성하는 단계는, 상기 비트라인 콘택플러그 상부에 배리어 메탈층을 형성하는 단계, 상기 배리어 메탈층 상부에 비트라인 도전층을 형성하는 단계, 상기 도전층 상부에 하드마스크층을 형성하는 단계 및 상기 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 측벽에 스페이서를 형성하는 단계를 포함하는 것이 바람직하다.
그리고 상기 비트라인을 형성하는 단계 이후, 상기 반도체 기판을 노출시키는 저장전극 콘택홀을 형성하는 단계 및 상기 저장전극 콘택홀의 측면에 위치한 상기 절연막을 식각하여, 상기 저장전극 콘택홀이 하부 선폭을 확장시키는 단계를 더 포함하여, 저장전극 콘택 플러그의 저항을 감소시키는 것을 특징으로 한다.
아울러 상기 주변회로 영역에 게이트를 형성하는 단계를 더 포함하고, 상기 주변회로 영역에 게이트를 형성하는 단계는, 상기 비트라인을 형성하는 단계와 동시에 진행되는 것이 바람직하다.
나아가 상기 셀 영역의 반도체 기판 상부에 절연막을 형성하는 단계 이전, 상기 셀 영역의 반도체 기판에 매립형 게이트를 형성하는 단계를 더 포함하여, 비트라인과 게이트 간의 기생 캐패시턴스를 감소시키는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 형성방법은 셀 비트라인 주위의 절연막 두께를 최소화하여, 셀 비트라인 프로파일을 수직하게 형성함으로써 저장전극 콘택과 활성영역의 오버레이 마진을 향상시키는 효과를 제공한다. 그리고 주변회로 게이트의 제 1 폴리실리콘 층이 셀 비트라인 콘택의 버퍼층 역할을 함으로써 제조공정이 단순화되는 효과도 제공한다.
도 1은 반도체 소자의 셀 영역과 주변회로 영역을 도시한 평면도;
도 2a 내지 2e는 반도체 소자의 형성방법을 도시한 단면도; 그리고,
도 3a 내지 3l은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
반도체 소자의 셀 영역과 주변회로 영역을 도시한 평면도인 도 1을 참조하면, 반도체 기판은 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 포함하고, 활성영역(12)을 정의하는 소자분리막(14)이 구비된다. 셀 영역에서는 한 활성영역(12)에 두 개의 워드라인(20; 게이트)이 교차하도록 워드라인(20)이 가로 방향으로 연장되어 형성되고, 한 활성영역(12)에 한 개의 비트라인(50)이 교차하도록 비트라인(50)이 세로 방향으로 연장되어 형성된다. 비트라인(50)과 활성영역(12)이 교차하는 위치에는 비트라인(50)과 활성영역(12)을 전기적으로 연결하는 비트라인 콘택플러그(46)가 형성된다. 한편 주변회로 영역에도 트랜지스터를 포함한 여러 소자들이 형성되나, 본 명세서 및 도면에서 상세한 도시는 생략한다.
도 2a 내지 2e는 반도체 소자의 형성방법을 도시한 단면도로서, 도 2a 내지 2d는 도 1에서 A-A′선을 따른 단면도이고, 도 2e는 B-B′선을 따른 단면도이다.
먼저 도 2a를 참조하면 반도체 기판은 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 포함하고, 이 셀 영역과 주변회로 영역에는 활성영역(12)을 정의하는 소자분리막(14)이 구비된다. 이 소자분리막(14)은 반도체 기판에 소정 깊이의 트렌치(trench)를 형성하고 이 트렌치를 산화막과 같은 절연막으로 매립하는 STI(Shallow Trench Isolation) 공정으로 형성되는 것이 바람직하다.
그리고 셀 영역의 활성영역(12)과 소자분리막(14)에는 반도체 기판에 매립되어 형성된 매립형 게이트(120)가 구비된다. 이 매립형 게이트(120)는, 활성영역(12)과 소자분리막(14)에 소정 깊이로 형성된 리세스(122)와, 이 리세스(122)의 하부에 매립되는 게이트 전극(124), 그리고 리세스(122)에서 게이트 전극(124)의 상부에 매립되는 캐핑막(126)을 포함하여 이루어진다. 매립형 게이트(120)는 반도체 기판의 표면으로부터 하부에 매립되기 때문에 워드라인(게이트)과 비트라인 사이에 발생하는 기생 캐패시턴스(parasitic capacitance)를 감소시킬 수 있다.
한편, 도 2a에 도시된 매립형 게이트 절연막(128)은 매립형 게이트(120)의 리세스(122)를 형성하기 위한 마스크 역할을 하는 절연막으로, 추후에는 저장전극 콘택홀의 측면 식각시 용이하게 식각되는 구성이 되어 콘택홀 하부 선폭을 증가시키는 역할을 할 수 있다. 주변회로 영역의 활성영역(12)에는 게이트 형성을 위한 게이트 산화막(132)이 형성되며, 게이트 산화막(132)의 상부에는 차후 게이트 전극의 일부가 되는 제 1 폴리실리콘층(134)이 소정 두께로 형성된다.
도 2b를 참조하면 산화막 재질의 층간절연막(148; InterLayer Dielectric)을 소정 두께 형성하고, 셀 영역의 층간절연막(148)에 비트라인 콘택홀(142)을 형성한 뒤, 비트라인 콘택홀(142)에 비트라인 콘택플러그(146)를 매립하여 형성한다. 이 비트라인 콘택플러그(146)를 매립하기 전, 비트라인 콘택홀(142)의 측벽(sidewall)에 비트라인 콘택 스페이서(144)를 소정 두께 형성할 수도 있다. 이 비트라인 콘택 스페이서(144)는 질화막으로 형성될 수 있으며, 저장전극 콘택홀 식각시 비트라인 콘택 플러그(146)를 보호하는 역할을 할 수 있다. 이후 도 2b와 같이 주변회로 영역의 층간절연막(148) 및 매립형 게이트 절연막(28)을 제거하여, 제 1 폴리실리콘층(134)을 노출시킨다.
도 2c를 참조하면 주변회로 영역에 제 2 폴리실리콘층(152)을 형성한다. 그리고 셀 영역의 비트라인 콘택플러그(146) 및 주변회로 영역의 제 2 폴리실리콘층(152) 상부에 배리어 메탈층(153; barrier metal)과, 도전층(154) 및 하드마스크층(155)을 적층하여 형성한다. 이후 하드마스크층(155), 도전층(154), 배리어 메탈층(153), 그리고 주변회로 영역의 폴리실리콘층(152, 153)과 셀 영역의 층간절연막(148)을 동시에 식각하여, 셀 영역의 비트라인과 주변회로 영역의 게이트(150)를 동시에 형성한다.
도 2d에 도시된 바와 같이 셀 영역 비트라인 및 주변회로 게이트(150)의 측벽에 각각 스페이서(156, 157)를 형성하여 그 측면을 보호하는 것이 바람직하다. 셀 영역 비트라인(150)의 측벽에는 질화막 재질의 스페이서(156)를, 그리고 주변회로 게이트(150) 측벽에는 질화막 재질의 스페이서(156)와 산화막 재질의 스페이서(157)를 형성하는 것이 바람직하다.
이후 도 2e를 참조하면, 셀 영역의 층간절연막(158)을 식각하여 활성영역(12)을 노출시키는 저장전극 콘택홀(60)을 형성한다. 그런데 이 저장전극 콘택홀(60)을 식각하는 공정에서, 비트라인 콘택플러그(146) 측면에는 층간절연막(148)이 두껍게 잔존하는 상태이다. 이 때문에 셀 영역 비트라인(150)의 하부 선폭이 크게 형성되어 있어서, 저장전극 콘택홀(60)과 활성영역(12)의 오버랩(overlap)되는 면적이 작다는 문제점이 있다. 이 결과 저장전극 콘택홀(60) 형성시 활성영역(12)의 표면이 노출되지 않거나, 혹은 비트라인 도전층(154)이나 비트라인 콘택플러그(146)가노출되면서 저장전극 콘택 플러그(미도시)와 쇼트(short)가 발생하는 문제점이 있다.
도 3a 내지 3l은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도로서, 도 3a 내지 3k는 도 1에서 A-A′선을 따른 단면도이고 도 3l은 도 1에서 B-B′선을 따른 단면도이다. 도 3a 내지 3l에 도시된 실시예는 도 2a 내지 2e에 도시된 실시예의 문제점을 해소할 수 있는 실시예이며, 이하 상세히 설명한다.
먼저 도 3a를 참조하면, 셀 영역(Cell region) 및 주변회로 영역(Peripheral region)을 포함하는 반도체 기판에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 그리고 매립형 게이트를 형성하기 위한 매립형 게이트 절연막 패턴(28)을 반도체 기판의 표면에 소정 두께로 형성하고, 이 매립형 게이트 절연막 패턴(28)을 마스크로 셀 영역의 활성영역(12) 및 소자분리막(14)을 식각하여 셀 영역에 리세스(22)를 소정 깊이로 형성한다. 이 매립형 게이트 절연막 패턴(28)은 산화막(Oxide)을 포함하는 것이 바람직하며 질화막(Nitride)을 포함할 수도 있다. 그리고 도시되지 않았으나 리세스(22) 표면에는 게이트 산화막을 형성하는 것이 바람직하다.
도 3b를 참조하면, 셀 영역의 리세스(22)에 게이트 전극(24)을 매립하여 형성한다. 이 게이트 전극(24)은 텅스텐(W)을 포함하는 것이 바람직하며, 먼저 리세스(22)를 포함한 반도체 기판의 전면에 텅스텐 층을 증착한 뒤 CMP(Chemical Mechanical Polishing)로 평탄화시킨다. 이후 에치백(etch back)으로 텅스텐층의 일부를 제거하여, 리세스(22)의 하부에만 텅스텐 층이 잔류하도록 하는 것이 바람직하다. 이 중 CMP 공정에서 매립형 게이트 절연막 패턴(28)도 일정 두께(약 200Å) 제거되게 된다.
도 3c에 도시된 바와 같이, 게이트 전극(24)이 매립된 리세스(22)의 상부에 캐핑막(26; Capping layer)을 형성한다. 이 캐핑막(26)은 질화막(Nitride)을 포함하고 약 800Å 두께로 형성되어, 게이트 전극(24)을 보호하는 것이 바람직하다. 캐핑막(26)을 형성하는 공정은, 리세스(22)를 포함한 반도체 기판에 질화막을 증착한 뒤 에치백으로 제거하여 리세스(22)의 상부에만 질화막이 잔류하도록 하는 것이 바람직하다.
도 3d에 도시된 바와 같이 캐핑막(26)을 포함한 반도체 기판의 전면에 씰링막(27; Sealing layer)을 형성한다. 씰링막(27)은 질화막을 포함할 수 있으며, 약 350Å 두께로 형성되는 것이 바람직하다.
도 3e를 참조하면, 주변회로 영역 오픈 마스크(미도시)를 이용하여 주변회로 영역의 씰링막(27) 및 절연막(28)을 식각하여 제거하고, 주변회로 영역의 활성영역(12)에 트랜지스터를 형성하기 위한 이온주입 공정을 실시한다. 그리고 주변회로 영역의 반도체 기판의 표면에 게이트 산화막(32; Gate oxide)을 형성한다.
도 3f에 도시된 바와 같이, 셀 영역 및 주변회로 영역에 제 1 폴리실리콘층(34)을 약 250Å 두께로 형성한다. 이 제 1 폴리실리콘층(34)은 차후 주변회로 게이트의 일부가 되는 구성이다.
도 3g를 참조하면, 셀 영역의 활성영역(12) 중 두 게이트(20) 사이의 활성영역(12)을 노출시키는 비트라인 콘택홀(42)을 형성한다. 이 공정은 비트라인 콘택홀(42) 영역을 정의하는 마스크(미도시)를 형성하고, 이 마스크로 제 1 폴리실리콘층(34), 씰링막(27) 및 절연막(28)을 순서대로 식각하는 방법에 의하는 것이 바람직하다. 이후 비트라인 콘택홀(42)에 의해 노출된 활성영역(12)에 이온주입을 실시하여 접합영역(junction)을 형성한다.
한편 도시되지 않았으나 비트라인 콘택홀(42)에 플러그 물질을 매립하기 전에, 도 2b에 도시된 실시예와 같이 비트라인 콘택홀(42) 측벽에 스페이서를 형성하여 콘택 플러그를 보호하는 것도 가능하다. 이 때 스페이서 물질은 산화막, 질화막 도는 이들의 적층 구조를 포함할 수 있다.
도 3h에 도시된 바와 같이, 비트라인 콘택홀(42)을 포함한 반도체 기판 전면에 제 2 폴리실리콘층(36)을 약 600Å 두께로 증착한다. 이 결과 비트라인 콘택홀(42)에 콘택플러그가 될 물질(폴리실리콘)을 매립함과 동시에, 주변회로 영역의 게이트 폴리실리콘층(36)을 동시에 형성할 수 있게 된다.
도 3i를 참조하면, 셀 영역만을 오픈하는 마스크(미도시)를 형성한 후, 이를마스크로 셀 영역의 폴리실리콘층(34, 36)에 대한 에치백 공정을 실시하여, 비트라인 콘택홀(42) 내에만 폴리실리콘층(46)을 잔류시킨다. 이 잔류한 폴리실리콘층(46)이 비트라인 콘택플러그가 되며, 이 때 질화막 재질의 씰링막(27)도 약 100Å 정도가 함께 제거된다.
이 때 셀 영역의 폴리실리콘층(34, 36)에 대한 에치백 정도는 필요에 따라 변경 가능하다. 예컨대 주변회로 영역의 제 2 폴리실리콘 높이(36)와 동일하게 에치백 공정을 실시할 수 있으며, 이 경우 셀 영역의 비트라인과 주변회로 영역의 게이트는 동일한 높이로 형성된다. 그러나 도 3i에 도시된 바와 같이 셀 영역의 폴리실리콘층(34, 36)이 콘택홀(42) 내에만 잔류할 정도로 에치백 공정을 실시할 경우, 셀 영역 비트라인과 주변회로 영역 게이트의 높이는 서로 상이하게 되지만, 비트라인 콘택 플러그(46)의 저항이 감소하는 효과를 제공할 수 있다.
도 3j에 도시된 바와 같이, 비트라인 콘택플러그(46)를 포함한 반도체 기판의 전면에 도전층(53)을 소정 두께 증착하고, 그 상부에 하드마스크층(55)을 증착한다. 이 도전층(53)은 셀 영역에서는 비트라인 도전층이 되고 주변회로 영역에서는 게이트 도전층이 되는 구성으로, 배리어 메탈과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다. 그리고 하드마스크층(55)은 질화막을 포함하는 것이 바람직하다.
도 3k를 참조하면, 하드마스크층(55) 상부에 셀 영역 비트라인과 주변회로 영역 게이트(55)를 정의하는 마스크(미도시)를 형성한 후, 하드마스크층(55), 도전층(53), 폴리실리콘층(34, 36) 및 비트라인 콘택플러그(46)를 차례로 식각하여, 셀 영역의 비트라인과 주변회로 영역의 게이트를 동시에 형성한다. 이 때 셀 영역에서 도전층(53) 및 비트라인 콘택 플러그(46)를 식각하는 과정에서, 질화막 재질의 씰링막(27)도 함께 제거되는데 이 결과 비트라인 콘택 플러그(46)의 표면이나 주위에 질화막이 잔존하지 않게 되어, 비트라인 콘택 플러그(46)와 비트라인 도전층(53)의 전기적 연결을 유지할 수 있다.
이와 같이 셀 영역에서 비트라인(50)과 비트라인 콘택 플러그(46)를 함께 식각하여 형성하기 때문에, 셀 비트라인(50)과 비트라인 콘택 플러그의 선폭이 동일하여 전체 프로파일(profile)이 수직하게 형성된다. 그리고 셀 영역에서 비트라인 콘택 플러그(46) 주위의 절연막(28) 두께가 최소화되므로, 추후 저장전극 콘택홀을 형성할 오버레이 마진(overlay margin)이 충분히 확보된다.
이후 도시하지 않았으나 도 2d에 도시된 바와 같이 셀 영역 비트라인과 주변회로 영역 게이트(50)의 측벽에 질화막 또는 산화막을 포함하는 스페이서(56; 도 3l 참조)를 형성하고, 전체 표면을 평탄화시키는 층간절연막도 형성한다.
그리고 도 3l에 도시된 바와 같이, 셀 영역의 층간절연막을 식각하여 활성영역(12)을 노출시키는 저장전극 콘택홀(60)을 형성한다. 이 때 도 2e에 도시된 실시예에 비하여 비트라인(50)과 비트라인 콘택플러그(46)의 프로파일이 수직하고, 비트라인 콘택 플러그(46) 주위의 절연막(28) 두께가 최소화되므로, 저장전극 콘택홀(60)을 형성할 공간이 충분히 확보된다. 따라서 저장전극 콘택홀(60) 식각시 활성영역(12)이 노출되지 않거나, 비트라인(50)의 일부가 함께 식각되는 문제점이 해결된다.
그리고 도시되지 않았으나 도 3l과 같이 비트라인 콘택홀(60)을 형성한 이후, 비트라인 콘택홀(60) 주위에 존재하는 산화막 재질의 절연막(28)을 소정 폭 식각하여 제거함으로써, 비트라인 콘택홀(60)의 하부 선폭을 확장하는 공정을 더 포함할 수 있다. 이 결과 비트라인 콘택 플러그와 활성영역의 접촉 면적이 증가하여 콘택 저항을 감소시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
12 : 활성영역 14 : 소자분리막
20 : 매립형 게이트 22 : 리세스
24 : 게이트 전극 26 : 캐핑막
27 : 씰링막 28 : 절연막
32 : 게이트 산화막 34 : 제 1 폴리실리콘층
36 : 제 2 폴리실리콘층 42 : 비트라인 콘택홀
44 : 비트라인 콘택 스페이서 46 : 비트라인 콘택플러그
48 : 층간절연막 50 : 게이트 비트라인(Gate Bit-line)
53 : 도전층 55 : 하드마스크
56, 57 : 스페이서 60 : 저장전극 콘택홀

Claims (20)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판;
    상기 셀 영역의 반도체 기판 상부에 형성되는 절연막;
    상기 절연막이 식각되어 형성되며, 상기 반도체 기판을 노출시키는 비트라인 콘택홀;
    상기 비트라인 콘택홀에 매립되는 비트라인 콘택플러그; 및
    상기 비트라인 콘택플러그의 상부에 형성되며, 상기 비트라인 콘택플러그와 동일한 폭을 갖는 비트라인
    을 포함하고,
    상기 비트라인 콘택플러그의 선폭은 상기 비트라인 콘택홀보다 작은 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트라인 콘택홀의 측벽에 형성되며 산화막, 질화막 또는 산화막과 질화막의 적층 구조를 포함하는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 절연막은 50Å 이상 100Å 이하의 두께인 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인은,
    상기 비트라인 콘택플러그 상부에 형성되는 배리어 메탈층;
    상기 배리어 메탈층 상부에 형성되는 비트라인 도전층;
    상기 도전층 상부에 형성되는 하드마스크층; 및
    상기 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 측벽에 형성되는 스페이서
    을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 주변회로 영역의 반도체 기판에 형성되는 게이트를 더 포함하고,
    상기 주변회로 영역의 게이트는 상기 셀 영역의 비트라인과 동일한 구조를 포함하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 셀 영역 비트라인의 폴리실리콘층은,
    상기 주변회로 영역 게이트의 폴리실리콘층보다 낮은 두께를 가지는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 반도체 기판의 셀 영역에서 활성영역 및 소자분리막에 소정 깊이 매립되어 형성되는 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 매립형 게이트는,
    반도체 기판에 소정 깊이로 형성된 리세스;
    상기 리세스 표면에 형성되는 게이트 산화막;
    상기 게이트 산화막이 형성된 리세스 하부에 위치하는 게이트 전극; 및
    상기 리세스 내에서 상기 게이트 전극의 상부에 위치하는 캐핑막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 셀 영역의 반도체 기판 상부에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 비트라인 콘택플러그를 매립하여 형성하는 단계; 및
    상기 비트라인 콘택플러그의 상부에 비트라인을 상기 비트라인 콘택플러그와 동일한 폭으로 형성하는 단계
    를 포함하고,
    상기 비트라인 콘택플러그의 선폭은 상기 비트라인 콘택홀보다 작은 것을 특징을 하는 반도체 소자의 형성방법.
  11. 청구항 10에 있어서,
    상기 절연막을 형성하는 단계 이후,
    상기 셀 영역의 상기 절연막 상부 및 상기 주변회로 영역의 반도체 기판 상부에 제 1 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계는,
    상기 절연막 상부의 제 1 폴리실리콘층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 10에 있어서,
    비트라인 콘택플러그를 매립하여 형성하는 단계 전,
    상기 비트라인 콘택홀의 측벽에 산화막, 질화막 또는 산화막과 질화막의 적층 구조를 포함하는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 10에 있어서,
    상기 비트라인을 형성하는 단계는 제 2 폴리실리콘층을 형성하는 단계를 포함하며,
    상기 제 2 폴리실리콘 중, 셀 영역의 제 2 폴리실리콘층을 소정 두께 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 10에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 10에 있어서,
    상기 절연막은 50Å 이상 100Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 10에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 비트라인 콘택플러그 상부에 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층 상부에 비트라인 도전층을 형성하는 단계;
    상기 도전층 상부에 하드마스크층을 형성하는 단계; 및
    상기 배리어 메탈층, 비트라인 도전층 및 하드마스크층의 측벽에 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 청구항 10에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 반도체 기판을 노출시키는 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀의 측면에 위치한 상기 절연막을 식각하여, 상기 저장전극 콘택홀이 하부 선폭을 확장시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  19. 청구항 10에 있어서,
    상기 주변회로 영역에 게이트를 형성하는 단계를 더 포함하고,
    상기 주변회로 영역에 게이트를 형성하는 단계는, 상기 비트라인을 형성하는 단계와 동시에 진행되는 것을 특징으로 하는 반도체 소자의 형성방법.
  20. 청구항 10에 있어서,
    상기 셀 영역의 반도체 기판 상부에 절연막을 형성하는 단계 이전,
    상기 셀 영역의 반도체 기판에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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