TWI509764B - 半導體裝置和製造其之方法 - Google Patents

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Description

半導體裝置和製造其之方法
本發明涉及一半導體裝置和製造其之方法，更具體地說，涉及包括一掩埋式閘極的一半導體裝置。
一半導體記憶裝置包括複數個單位晶胞，每一個包括一電容器和一電晶體。根據環境使用一半導體的特性來改變該電導性以依據控制信號(字線，word line)，該電容是用來暫時儲存數據，而該電晶體是用來在一位元線和該電容之間傳輸數據。該電晶體是由三個區域所組成，包括一閘極、一源極和一汲極。根據一控制信號輸入到該閘極，電荷轉移發生在該源極和該汲極之間。在該源極和該汲極之間的電荷轉移是透過使用該半導體的特性的一通道區域。
在一半導體裝置中，一電晶體配置於一半導體基板上。在一閘極形成在該半導體基板上之後，雜質被摻雜在該閘極的兩側以形成一源極和一汲極。在這種情況下，在該閘極之下的該源極和該汲極之間的一間隔成為該電晶體的一通道區域。具有一水平通道區域的電晶體佔據該半導體基板的一給定區。在一複雜的半導體記憶裝置的情況下，因為包含在該半導體記憶裝置中的複數個電晶體而難以減少整個區域。
當該半導體記憶裝置的整個區域是減少的時候，(每片晶圓可生產的)該導體記憶裝置的數量可以增加以改善產率。為了減少該半導體記憶裝置的整個區域，各種方法已紛紛提出建議。這些方法中，一凹處閘極是用來代替具有一水平通道區域的傳統平面閘極。一凹處是形成於一基板中，並且一閘極是形成在該凹處，從而取得包括沿著該凹處的曲面的一通道區域的該凹處閘極。此外，藉由將整個閘極掩埋在該凹處而獲得的一掩埋閘極已被研究。
在該掩埋閘極中，整個閘極是被掩埋在該半導體基板的表面之下，從而確保該通道的長度和寬度。再者，在與該凹處閘極比較之後，該掩埋閘極可以減少50%產生於閘極(字線)和位元線之間的寄生電容。
然而，當該掩埋閘極過程是在晶胞區域和周邊區域的整個結構上進行的時候，該晶胞區域的一間隔(高度)仍然相對在該周邊區域的閘極的高度而形成。因此，它的問題是如何使用這個高度差。在現有技術中，(i)對應於該閘極高度的一晶胞區域間隔是空的，或者(ii)當該周邊區域的閘極(閘極位元線；gate bit line，GBL)是形成時，該晶胞區域的一位元線是一起形成。
但是，(i)當該晶胞區域的間隔是空的時候，該儲存節點接觸插塞的高度在該晶胞區域中變得更高。因此，一儲存節點接觸孔被要求形成深一點，從而增加形成一位元線的難度。(ii)當該晶胞區域的位元線是隨著該周邊區域的閘極(GBL)而形成，該晶胞區域的位元線的一電極是以形成在周邊區域中的閘極電極的相同材料所形成。因此，在該晶胞區域中的位元線也包含一屏障金屬層。因此，該位元線的高度變得更高，從而增加該晶胞區域的寄生電容。
本發明的各種實施例是針對減少一晶胞位元線周圍的絕緣膜的厚度，以垂直地形成該晶胞位元線的剖面，從而改善一儲存節點接觸和一主動區域的一覆蓋邊緣。
根據本發明的實施例，一種半導體裝置包括：一半導體基板，包括一晶胞區域和一周邊區域；一絕緣膜，形成在該晶胞區域的半導體基板的頂部上；一位元線接觸孔，包括經刻蝕的絕緣膜以暴露半導體基板；一位元線接觸插塞，掩埋在該位元線接觸插塞；以及一位元線，形成在該位元線接觸插塞的頂部以具有與該位元線接觸插塞相同的寬度。在一晶胞位元線周圍的該絕緣膜的厚度是最小化，從而垂直地形成該晶胞位元線的剖面，從而改善了儲存節點接觸和主動區域的覆蓋邊緣。
該絕緣膜包括一氧化物膜或一氮化物膜。該半導體裝置進一步包括形成在該位元線接觸孔的側壁處的包括一氧化物膜、一氮化物膜或者一配置結構的一間隔，其中該配置結構包括一氧化物膜和一氮化物膜。
該絕緣膜的厚度範圍從50至100。
該位元線包括：一金屬層，形成在該位元線接觸插塞的頂部上；一位元線傳導層，形成在該屏障金屬層的頂部上；一硬遮罩層，形成在該傳導層的頂部上；以及一間隔，形成在該屏障金屬層、該位元線傳導層和該硬遮罩層的側壁處。
該半導體裝置進一步包括形成於該周邊區域的半導體基板中的一閘極，其中該周邊區域的閘極具有與該晶胞區域的位元線相同的結構。
該晶胞區域的位元線的一多晶矽層具有比該周邊區域的閘極多晶矽層較低的厚度，從而減少一接觸電阻。
該半導體裝置進一步包括一掩埋式閘極，其以給定深度掩埋在該半導體基板的晶胞區域中的一主動區域和一裝置隔離膜中。該掩埋式閘極包括：一凹處，以一給定深度形成在該半導體基板中；一閘極氧化物膜，形成在該凹處的表面上；一閘極電極，配置在包括閘極氧化物膜的凹處的底部中；以及一覆蓋膜，配置在凹處中的閘極電極的頂部上，從而減少具有該位元線的一寄生電容。
根據本發明的實施例，一種製造一半導體裝置的方法包括：準備包括一晶胞區域和一周邊區域的一半導體基板；形成一絕緣膜在該晶胞區域的半導體基板的頂部上；蝕刻該絕緣膜以形成一位元線接觸孔，其暴露該半導體基板；掩埋一位元線接觸插塞在該位元線接觸孔中；以及形成一位元線在該位元線接觸插塞的頂部上以具有與該位元線接觸插塞相同的寬度。該方法可以減少在該晶胞位元線周圍的絕緣膜的厚度，以垂直地形成該晶胞位元線的一剖面，從而改善一儲存節點接觸和一主動區域的一覆蓋邊緣。
在形成一絕緣膜之後，該方法進一步包括形成一第一多晶矽層在該絕緣膜的頂部上和在該周邊區域的半導體基板的頂部上。該晶胞區域的位元線接觸插塞是與該周邊區域的一閘極多晶矽同時形成。
形成一位元線接觸孔進一步包括蝕刻配置於該絕緣膜的頂部的該第一多晶矽層。該位元線和該位元線接觸插塞是垂直形成。
在將一位元線接觸插塞掩埋在該位元線接觸孔之前，該方法進一步包括形成在該位元線接觸孔的側壁處的一間隔，其包括一氧化物膜、一氮化物膜或者一配置結構，其中該配置結構包括一氧化物膜和一氮化物膜。
形成一位元線包括形成一第二多晶矽層，且進一步包括移除該晶胞區域的第二多晶矽層的一給定厚度，從而減少該位元線接觸插塞的一電阻。
該絕緣膜包括一氧化物膜或一氮化物膜。形成該絕緣膜以具有從50至100的厚度。
形成一位元線包括：形成一屏障金屬層在該位元線接觸插塞的頂部上；形成一位元線傳導層在該屏障金屬層的頂部上；形成一硬遮罩層在該傳導層的頂部上；以及形成一間隔在該屏障金屬層、該位元線傳導層和該硬遮罩層的側壁處。
在形成一位元線之後，該方法進一步包括：形成暴露該半導體基板的一儲存節點接觸孔；以及蝕刻配置於該儲存節點接觸孔的一側上的該絕緣膜，以擴大該儲存節點接觸孔的底部寬度，從而減少該儲存節點接觸插塞的電阻。
該方法進一步包括形成一閘極在該周邊區域，其中形成一閘極在該周邊電路區域是與形成一位元線同時進行。
在形成一絕緣膜在該晶胞區域的半導體基板的頂部上之前，該方法進一步包括形成一掩埋式閘極在該晶胞區域的半導體基板中，從而減少在該位元線和該閘極之間的寄生電容。
本發明將參考所附圖式來詳細描述。圖1是一平面圖，說明根據本發明的實施例的半導體裝置的一晶胞區域和一周邊區域。
參照圖1，一半導體基板包括一晶胞區域和一周邊區域。定義一主動區域12的一裝置隔離膜14是配置在該半導體基板中。在該晶胞區域中，一字行20是在以一水平方延伸，致使兩個字行20(閘極)可運行在一個主動區域12，且一位元線50是以一垂直方向延伸，致使一個位元線50可運行在一個主動區域12。用於電耦合主動區域12和位元線50的一位元線接觸插塞46是形成於位元線50和主動區域12的交叉處。同時，包括一電晶體的各種元件是在該周邊區域所形成，但它們沒有顯示在說明書和圖式。
圖2a至2e是橫截面圖，說明一種根據本發明實施例來製造一半導體裝置的方法。圖2a至2d為沿A至A'所擷取的橫截面圖，並且圖2e為沿B至B'所擷取的橫截面圖。
參照圖2a，該半導體基板包括一晶胞區域和一周邊區域。定義該主動區域12的該裝置隔離膜14是被配置在該晶胞區域及該周邊區域中。具有一給定深度的一溝槽被形成在該半導體基板上。形成一淺溝槽隔離(STI)過程以用例如氧化物膜的絕緣膜來掩埋該溝槽，從而獲得該裝置隔離膜14。
掩埋在該半導體基板的一掩埋式閘極120是配置在該晶胞區域的主動區域12和裝置隔離膜14。該掩埋式閘極120包括以一給定深度形成在主動區域12和裝置隔離膜14中的一凹處122、掩埋在凹處122的底部中的一閘極電極124以及掩埋在凹處122中的閘極電極124的頂部中的一覆蓋膜126。由於掩埋式閘極120是掩埋在自該半導體基板的表面的底部中，掩埋式閘極120可減少產生在字線(閘極)和位元線之間的寄生電容。
顯示於圖2a中的一掩埋式閘極絕緣膜(或閘極遮罩圖案)128是一絕緣膜，可作為形成掩埋式閘極120的凹處122的遮罩。在隨後的過程中，該掩埋式閘極絕緣膜128可具有一結構，以在該儲存節點接觸孔的側蝕刻中能很容易地蝕刻，從而增加該接觸孔的底部寬度。形成一閘極的一閘極氧化物膜132是形成在該周邊區域的主動區域12上。一第一多晶矽層134(其在隨後的過程中是一閘極電極的部分)是以一給定厚度形成在閘極氧化物膜132的頂部。
參照圖2b，包括一氧化物膜的一層間介電膜148是以一給定厚度所形成。一位元線接觸孔142形成在層間介電膜148中，並且一位元線接觸插塞146是掩埋在位元線接觸孔142中。在以位元線接觸插塞146填充該位元線接觸孔142之前，一位元線接觸間隔144可以一給定厚度形成在位元線接觸孔142的側壁處。該位元線接觸間隔144可包括氮化物膜。當該儲存節點接觸孔被刻蝕的時候，該位元線接觸間隔144作為一緩衝。當該儲存節點接觸孔被蝕刻時，該緩衝用於保護該位元線接觸插塞146。如圖2b所示，在該周邊區域中的層間介電膜148和掩埋式閘極絕緣膜128被移除以暴露該第一多晶矽層134。
參照圖2c，第二多晶矽層152是形成於該周邊區域中。屏障金屬層153、傳導層154和硬遮罩層155配置在該晶胞區域的位元線接觸插塞146的頂部上和在該周邊區域的第二多晶矽層152上。在該晶胞區域及該周邊區域中的硬遮罩層155、傳導層154和屏障金屬層153，在該周邊區域中的第二多晶矽層152，以及在該晶胞區域中的層間介電膜148是同時蝕刻以形成該晶胞區域的一位元線150和該周邊區域的一閘極170。
參照圖2d，間隔156形成在該晶胞區域中的位元線150的側壁處，並且間隔156和157分別形成在該周邊區域的閘極170的側壁處。然後，層間絕緣膜158形成在該晶胞區域上，其包括在晶胞區域中的位元線150。
參照圖2e，該晶胞區域的層間絕緣膜158被蝕刻以形成一儲存節點接觸孔60，其暴露該主動區域12。當該儲存節點接觸孔60被蝕刻時，層間介電膜148的厚部保留在位元線接觸插塞146的側面上。由於該厚的殘餘層間介電膜148，該晶胞區域的位元線150的底部寬度被形成以變大，致使儲存節點接觸孔60和主動區域12的重疊區是小的。因此，當形成儲存節點接觸孔60的時候，主動區域12的表面不被暴露，否則位元線傳導層154或位元線接觸插塞146被暴露，並以儲存節點接觸插塞(未顯示)產生一電短路。
圖3a至31為橫截面圖，說明一種根據本發明實施例來製造一半導體裝置的方法。圖3a至3k為沿A至A'所擷取的橫截面圖，並且圖31為沿B至B'所擷取的橫截面圖。在其他優點下，顯示於圖3a至31中的實施例允許一殘餘層間介電膜，如，諸如層間介電膜148的膜，以具有相對小的厚度。
參照圖3a，定義一主動區域12的裝置隔離膜14是形成於包括一晶胞區域和一周邊區域的一半導體基板中。一掩埋式閘極絕緣膜圖案(或閘極遮罩圖案)28是以一給定厚度形成在該半導體基板的表面上。閘極遮罩圖案28是用來定義一溝槽，一掩埋式閘極是被形成於其中。在一實施例中，晶胞區域的主動區域12和裝置隔離膜14是以作為一遮罩的閘極遮罩圖案28來蝕刻，以晶胞區域中的給定深度來形成一凹處22。該閘極遮罩圖案28包括一氧化物膜或一氮化物膜。雖然它沒有顯示，一閘極氧化物膜形成在凹處22的表面上。
參照圖3b，閘極電極24形成在晶胞區域的凹處22中。該閘極電極24包括鎢(W)。在鎢層被配置在包括凹處22的半導體基板的整個表面上，化學機械拋光(CMP)過程被執行在作為結果的結構上。一回蝕過程被進行以在凹處22的底部中形成鎢圖案。該鎢圖案作為閘極電極24。在CMP過程中，閘極遮罩圖案28的部分以一給定厚度(約200)移除。
參照圖3c，一覆蓋膜26形成在該閘極電極24上以填充該凹處22。包括氮化物膜的覆蓋層26係被形成以具有約800的厚度，以保護該閘極電極24。在一實施例中，為了形成該覆蓋膜26，一氮化物膜被配置在包括凹處22的半導體基板上，並且當保留該氮化物膜在凹處22時，藉由一回蝕過程來移除。
參照圖3d，一密封層27形成在包括覆蓋膜26的半導體基板的整個表面上。形成包括一氮化物膜的密封膜27以具有約350的厚度。
參照圖3e，使用定義該周邊區域的一開放式遮罩(未顯示)來蝕刻在周邊區域中的該密封膜27和絕緣膜。該密封膜27保留在晶胞區域上。形成一電晶體的離子植入過程被執行在周邊區域中的主動區域12。閘極氧化物膜32被形成在周邊區域的半導體基板的表面上。
參照圖3f，形成第一傳導層(第一多晶矽層)34以在晶胞區域和周邊區域中具有約250厚度。在隨後的過程中，第一多晶矽層34形成一閘極在周邊區域中。在一實施例中，第一傳導層包括一多晶矽層，並且在此統稱為“第一多晶矽層”來以便說明之。
參照圖3g，形成一位元線接觸孔42，其暴露在晶胞區域中的閘極20的第一側處的主動區域12。具體來說，在形成位元線接觸孔42的過程中，定義位元線接觸孔42區域的一遮罩(未顯示)被形成在第一多晶矽層34上，並且第一多晶矽層34、密封膜27和絕緣膜28使用該遮罩以依序蝕刻。離子植入過程執行在藉由位元線接觸孔42所暴露的主動區域12上以形成一交界處。
雖然沒有顯示，在一插件材料被掩埋在位元線接觸42中之前，間隔被形成在如圖2b所示的位元線接觸孔42的側壁處以保護一接觸插塞。該間隔材料可以氧化物膜、氮化物膜或包括氧化物膜和氮化物膜的堆疊結構所形成。
參照圖3h，第二傳導層(或第二多晶矽層)36以約600的厚度配置於包括位元線接觸孔42的半導體基板的整個表面上。在一實施例中，第二傳導層36是一多晶矽層並且在此統稱為“第二多晶矽層”以便說明之。當第二多晶矽層36藉由填充該位元線接觸孔42來形成一接觸插塞在該晶胞區域的時候，在同一時間隨著周邊區域的第一多晶矽層34來形成閘極周圍圖案的一部分。
參照圖3i，使用僅打開晶胞區域的遮罩(未顯示)，在晶胞區域中的第一和第二多晶矽層34和36執行回蝕過程，致使多晶矽圖案46保留在位元線接觸孔42中。在一實施例中，多晶矽圖案46主要是指在位元線接觸孔42之內。多晶矽圖案46用於定義晶胞區域中的一位元線接觸插塞。在回蝕過程中，包括一氮化物膜的密封膜27的部分是以約100的厚度來移除並且變得比以前更薄。
如果需要，在晶胞區域的多晶矽層34和36上的回蝕過程可以調整。例如，回蝕過程可以執行，致使提供於晶胞區域中的位元線接觸插塞中的多晶矽圖案的頂層可與形成周邊區域中的閘極周圍圖案的部分的第二多晶矽層36的頂層大致相同的高度。如圖3i所示，當執行回蝕過程時，致使在晶胞區域中的多晶矽層34和36被圖案化以主要保留是在接觸孔42中，從而確定一凹的位元線接觸插塞，並自周邊區域中的閘極周圍圖案的頂層的一階差提供在晶胞區域中的位元線的頂層。然而，在這種情況下，因為位元線接觸插塞46的總高度較小，可以減少位元線接觸插塞的電阻。
參照圖3j，一傳導層53以一給定厚度來配置在包括位元線接觸插塞的該半導體基板的整個表面上，以及一硬遮罩層55配置在其上。傳導層53用於定義在晶胞區域中的一位元線傳導層和在周邊區域中的一閘極傳導層。閘極傳導層形成閘極周圍圖案的部分。傳導層53包括一堆疊結構，包括一屏障金屬和鎢(W)。硬掩膜層55包括一氮化物膜。
參照圖3k，定義在晶胞區域中的一位元線及在周邊區域中的閘極周圍圖案的遮罩(未顯示)形成在硬遮罩層55的頂部上。在晶胞區域中，依序刻蝕硬遮罩層55、傳導層53和多晶矽圖案46以形成一位元線50。多晶矽圖案46藉由蝕刻而轉換為位元線接觸插塞47。在周邊區域中，硬遮罩層55、傳導層53、第一和第二多晶矽層34和36依序蝕刻以形成閘極周圍圖案70。在一實施例中，晶胞區域和周邊區域是同時蝕刻。當傳導層53和多晶矽圖案46是在晶 胞區域中蝕刻，包括氮化物膜的晶胞區域中的密封膜27也被移除。因此，大致上沒有氮化物膜保留在儲存節點接觸孔將形成的一區域上。
由於位元線50和位元線接觸插塞47以相同蝕刻步驟在晶胞區域中形成，該晶胞位元線50的寬度是與該位元線接觸插塞47大致相同，從而形成一垂直均勻的剖面。該絕緣膜28的厚度是夠薄的以確保形成在隨後的過程中的一儲存節點接觸孔的足夠的覆蓋邊緣，其中該絕緣膜28形成在儲存節點接觸孔將形成的一區域上。
參照圖31，包括一氮化物膜或一氧化物膜的間隔56形成在晶胞區域中的位元線圖案50的側壁處及在周邊區域中的閘極周圍圖案70，以及一層間介電膜被形成在晶胞區域中的位元線圖案50上及在周邊區域中的閘極周圍圖案70上。
蝕刻在晶胞區域的層間介電膜(未顯示)以形成一儲存節點接觸孔60，其暴露主動區域12。與如圖2e所示的實施例相比，該位元線50和位元線接觸插塞47的剖面是垂直地均勻，並且在主動區域處作為閘極遮罩圖案28的絕緣膜的厚度是相對薄的，其中該主動區域藉由與如圖2e所示的層間介電層148相較的儲存節點接觸孔60所暴露。因此，形成儲存節點接觸孔60的一足夠邊緣可以確保，即，由於絕緣膜28是相對薄的，而減少過度蝕刻的需要。因此，當接觸孔60被蝕刻，被意外地暴露的主動區域12的可能性是或者被意外地攻擊的位元線50的部分可以最小化。
雖然沒有顯示，在位元線接觸孔60如圖31所示所形成之後，根據本發明的實施例的該方法可以進一步包括將絕緣膜28蝕刻到一指定寬度的過程，其中包括保留在儲存節點接觸孔60的側壁上的一氧化物膜，以擴大儲存節點接觸孔60的底部寬度。因此，增加在填充儲存節點接觸孔60的一儲存節點接觸插塞和主動區域之間的接觸面積，從而降低接觸電阻。儘管圖3i顯示被完全凹進的多晶矽圖案46，但是多晶矽圖案46可部分凹進並且具有一超越凹處的部分。在多晶矽圖案46被部分凹進的情況下，一層間介電層可藉由一厚度保留在保存儲存節點接觸孔60的該區域上，該厚度不會妨礙形成儲存節點接觸孔60，其暴露該主動區域的一足夠面積。還有另一種實施例中，多晶矽圖案46可為一傳導圖案，其包括傳導材料而除了多晶矽。
如上所述，根據本發明的一實施例的該半導體裝置和製造其之方法能夠最小化(形成在一儲存節點接觸孔將形成的區域上的)，從而確保用於電耦合該儲存節點接觸與主動區域的一足夠的邊緣。此外，形成在該周邊區域中的閘極周圍的部分的多晶矽層34作為用於該周邊區域中的位元線接觸插塞46的一緩衝層，從而簡化該製造過程。
本發明上面的實施例是說明性的而不是限制性的。各種替代和等效是可能的。本發明沒有藉由描述於此的配置類型、蝕刻拋光及圖案化步驟所限制。本發明也不限於任何特定類型的半導體裝置。例如，本發明可以實現在一動態隨機存取記憶(dynamic random access memory，DRAM)裝置或者非揮發性記憶裝置。其他的添加、刪減或修改是明顯在本發明所揭示的範圍中，並且意圖落入所附的申請專利範圍的範疇之內。
12．．．主動區域
14．．．裝置隔離膜
20．．．掩埋閘極
22．．．凹處
24．．．閘極電極
26．．．覆蓋膜
27．．．密封層
28．．．絕緣膜
32．．．閘極氧化膜
34．．．第一多晶矽層
36．．．第二多晶矽層
42．．．位元線接觸孔
44．．．位元線接觸間隔
46‧‧‧位元線接觸插塞
50‧‧‧閘極位元線
53‧‧‧傳導層
55‧‧‧硬遮罩
56‧‧‧間隔
60‧‧‧儲存節點接觸孔
120‧‧‧掩埋式閘極
122‧‧‧凹處
124‧‧‧閘極電極
126‧‧‧覆蓋膜
128‧‧‧掩埋式閘極絕緣膜
132‧‧‧閘極氧化物膜
134‧‧‧第一多晶矽層
142‧‧‧位元線接觸孔
144‧‧‧位元線接觸間隔
146‧‧‧位元線接觸插塞
148‧‧‧層間介電膜
150‧‧‧位元線
152‧‧‧第二多晶矽層
154‧‧‧傳導層
155‧‧‧硬遮罩層
156‧‧‧間隔
157‧‧‧間隔
158‧‧‧層間絕緣膜
圖1是一平面圖，根據本發明實施例來說明一半導體裝置的一晶胞區域和一周邊區域。
圖2a至2e是橫截面圖，說明一種按照傳統技藝用於製造一半導體裝置的方法。
圖3a至第31是橫截面圖，說明一種根據本發明實施例來製造一半導體裝置的方法。
12．．．主動區域
14．．．裝置隔離膜
24．．．閘極電極
26．．．覆蓋膜
32．．．閘極氧化膜
34．．．第一多晶矽層
36．．．第二多晶矽層
42．．．位元線接觸孔
46．．．位元線接觸插塞
50．．．閘極位元線
53．．．傳導層
55．．．硬遮罩

Claims (25)

  1. 一種半導體裝置，包括：一半導體基板，包括一晶胞區域和一周邊區域；一遮罩圖案，形成在該半導體基板上；一位元線接觸孔，延伸穿過該遮罩圖案以暴露在該晶胞區域中的該半導體基板；一位元線接觸插塞，形成在該位元線接觸孔之內並且電耦合至該半導體基板；以及一位元線，形成在該位元線接觸插塞上，該位元線和該位元線接觸插塞具有實質上相同的寬度，以及其中完整的該位元線接觸插塞的寬度是小於該位元線接觸孔的寬度。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該遮罩圖案是用來定義一溝槽的一閘極遮罩圖案，該閘極遮罩圖案包括氧化物、氮化物或是兩者。
  3. 根據申請專利範圍第1項之半導體裝置，進一步包括提供於該位元線接觸孔的側壁的一間隔，該間隔包括氧化物、氮化物或者兩者。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該遮罩圖案具有從50Å至100Å的厚度範圍。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該位元線包括：一屏障金屬層，形成在該位元線接觸插塞上；一位元線傳導層，形成在該屏障金屬層上； 一硬遮罩層，形成在該位元線傳導層上；以及一間隔，形成在一堆疊結構的側壁處，該堆疊結構包括該屏障金屬層、該位元線傳導層和該硬遮罩層。
  6. 根據申請專利範圍第5項之半導體裝置，進一步包括一閘極周圍圖案，該閘極周圍圖案形成在該周邊區域中的該半導體基板上，其中，在該周邊區域中的該閘極周圍圖案具有實質上與形成在該晶胞區域中的該位元線相同的結構。
  7. 根據申請專利範圍第6項之半導體裝置，其中，定義在該晶胞區域中的該位元線的該位元線傳導層具有比定義在該周邊區域中的該閘極周圍圖案的一傳導層的厚度還小的厚度。
  8. 根據申請專利範圍第1項之半導體裝置，進一步包括掩埋至該半導體基板的該晶胞區域中的一掩埋式閘極。
  9. 根據申請專利範圍第8項之半導體裝置，其中，該掩埋式閘極包括：一閘極氧化物膜，形成在一溝槽的內部表面上；一閘極電極，形成在該閘極氧化物膜上，並且形成在該溝槽的較低部分處的該溝槽之內；以及一覆蓋膜，形成在該閘極電極上並且填充該溝槽。
  10. 一種用於製造一半導體裝置的方法，該方法包括：提供包括一晶胞區域和一周邊區域的一半導體基板；形成在該晶胞區域中的該半導體基板上的一遮罩圖案； 蝕刻該遮罩圖案以形成暴露該半導體基板的一位元線接觸孔；形成在該位元線接觸孔之內的一傳導圖案；形成在該傳導圖案上的一傳導層；以及蝕刻該傳導層和該傳導圖案以定義具有實質上相同寬度的一位元線和一位元線接觸插塞，以及其中該位元線接觸插塞和該位元線形成於單一處理步驟中，以形成一實質上沒有階差的垂直均勻剖面。
  11. 根據申請專利範圍第10項之方法，進一步包括形成一第一多晶矽層在該晶胞區域的該遮罩圖案和該周邊區域的該半導體基板上。
  12. 根據申請專利範圍第11項之方法，其中，該傳導圖案是藉由蝕刻配置於該晶胞區域中的該遮罩圖案上的該第一多晶矽層來形成。
  13. 根據申請專利範圍第10項之方法，進一步包括形成在該位元線接觸孔的一側壁上的一間隔，該間隔包括在該位元線接觸孔的側壁處的氧化物膜、氮化物膜和包括一氧化物膜和一氮化物膜的一堆疊結構中的任何一者。
  14. 根據申請專利範圍第10項之方法，進一步包括：形成一第二多晶矽層在該晶胞區域和該周邊區域上；以及移除在該晶胞區域中的該第二多晶矽層的一給定厚度。
  15. 根據申請專利範圍第10項之方法，其中，該遮罩 圖案包括氧化物、氮化物或者兩者。
  16. 根據申請專利範圍第10項之方法，其中，該遮罩圖案係形成以具有從50Å至100Å的厚度範圍。
  17. 根據申請專利範圍第10項之方法，其中該位元線包括形成在該位元線接觸插塞上的一屏障金屬層、形成在該屏障金屬層上的一位元線傳導層以及形成在該位元線傳導層上的一硬遮罩層。
  18. 根據申請專利範圍第17項之方法，該方法進一步包括：形成一儲存節點接觸孔，其暴露在該晶胞區域中的該半導體基板；以及蝕刻配置於該儲存節點接觸孔的側面處的該遮罩圖案，以擴大該儲存節點接觸孔的底部寬度。
  19. 根據申請專利範圍第10項之方法，進一步包括形成一閘極在該周邊區域中，其中在該周邊區域中的該閘極是與在該晶胞區域中的該位元線同時形成。
  20. 根據申請專利範圍第10項之方法，其中，該傳導圖案是一多晶矽圖案。
  21. 一種半導體裝置，包括：一基板，包括一晶胞區域和一周邊區域；一掩埋晶胞閘極圖案，形成於該晶胞區域中的該基板中；一閘極遮罩圖案，形成於該晶胞區域中的該基板上，該閘極遮罩圖案定義該掩埋晶胞閘極圖案； 一位元線接觸插塞，透過電耦合至該掩埋晶胞閘極圖案的一第一側的該遮罩圖案而形成；以及一儲存節點接觸插塞，透過電耦合至該掩埋晶胞閘極圖案的一第二側的該遮罩圖案而形成，其中該位元線接觸插塞的頂層不高於在該晶胞區域中的該閘極遮罩圖案的頂層。
  22. 根據申請專利範圍第21項之半導體裝置，其中，該閘極遮罩圖案的厚度是在50Å至100Å的範圍。
  23. 根據申請專利範圍第21項之半導體裝置，其中，該位元線接觸插塞延伸到該基板，該基板是一半導體基板。
  24. 根據申請專利範圍第21項之半導體裝置，進一步包括形成在該位元線接觸插塞上的一上層位元線圖案，其中，該位元線接觸插塞和該上層位元線圖案形成於單一處理步驟中，以形成一實質上沒有階差的垂直統一剖面。
  25. 根據申請專利範圍第21項之半導體裝置，進一步包括形成在該周邊區域中的該基板上的一閘極周圍圖案，其中，該閘極周圍圖案是與該上層位元線圖案和該位元線接觸插塞同時藉由使用一閘極位元線(Gate-Bit-Line，GBL)製程來形成。
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