KR20090074541A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 노광공정에 대한 의존성을 최소화하면서 미세 패턴을 형성하여 소자의 고집적화를 구현할 수 있는 비휘발성 메모리 소자의 비트라인 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 내부에 복수 개의 드레인 콘택 플러그가 형성된 제1 층간 절연막을 형성하는 단계와, 상기 드레인 콘택 플러그와 상기 제1 층간 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크와 상기 제1 도전막을 식각하여 상기 드레인 콘택 플러그 중 홀수번째 또는 짝수번째에 위치한 드레인 콘택 플러그 상부에 하드 마스크 패턴과 제1 도전막 패턴을 형성하는 단계와, 상기 하드 마스크 패턴과 상기 제1 도전막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 사이가 매립되도록 상기 하드 마스크 패턴 상부에 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 평탄화하여 제2 도전막 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 플래시 메모리 소자, 드레인 콘택 플러그

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 금속배선 형성방법, 더욱 상세하게는 낸드 플래시 메모리 소자의 비트라인 형성방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자에 있어서, 금속배선은 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물, 예컨대 접합영역인 소스 영역 및 드레인 영역으로 전달하는 역할을 수행하는데, 금속배선과 이러한 소스 및 드레인 영역을 전기적으로 접속시키기 위해서 콘택 플러그(contact plug)가 요구된다.
낸드 플래시 메모리 소자에서, 콘택 플러그로는 소스 콘택 플러그와 드레인 콘택 플러그가 있다. 소스 콘택 플러그는 공통 소스 라인으로서 활성영역 내에 형성된 소스 영역과 연결된다. 드레인 콘택 플러그는 홀 형태(hole type)로 형성되며, 활성영역 내에 형성된 드레인 영역과 상부 금속배선인 비트라인을 상호 연결한다.
이하, 종래기술에 따른 낸드 플래시 메모리 소자의 비트라인 형성방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래기술에 따른 낸드 플래시 메모리 소자의 비트라인 형성방법을 도시한 공정 단면도이다. 각 도면들은 워드라인 방향을 따라 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 소자 분리막(101)을 형성하여 활성영역(102)을 정의한다. 이때, 활성영역(102)은 라인(line) 형태로 정의된다.
이어서, 반도체 기판(100) 상에 셀(트랜지스터 포함)과 워드라인(미도시)을 형성한다.
이어서, 워드라인을 포함하는 구조물을 덮도록 층간 절연막(103)(이하, 제1 층간 절연막이라 함)을 형성한 후 식각하여 활성영역(102)이 국부적으로 노출되는 콘택홀(미도시)을 형성한다. 이때, 상기 콘택홀은 홀(원형) 타입(hole type)으로 형성한다.
이어서, 상기 콘택홀이 매립되도록 드레인 콘택 플러그(104)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 드레인 콘택 플러그(104)와 층간 절연막(103)을 덮도록 비트라인용 도전막(105)과 하드 마스크(106)를 순차적으로 형성한다.
이어서, 하드 마스크(106) 상에 감광막 패턴(107)을 형성한다. 이때, 감광막 패턴(107)은 라인 형태로 형성하며, 각 드레인 콘택 플러그(104)와 대응되도록 형 성한다.
이어서, 도 1c에 도시된 바와 같이, 감광막 패턴(107, 도 1b참조)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크(106, 도 1b참조)와 도전막(105, 도 1b참조)을 식각한다. 이로써, 하드 마스크 패턴(106A)과 도전막 패턴(105A)을 형성한다. 여기서, 도전막 패턴(105A)은 비트라인으로 기능한다.
도 1d에 도시된 바와 같이, 하드 마스크 패턴(106A)과 도전막 패턴(105A) 사이가 매립되도록 이들 상부에 층간 절연막(108, 이하, 제2 층간 절연막이라 함)을 형성한다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 비트라인 형성방법에서는 도 1b 및 도 1c와 같이 감광막 패턴(107)을 드레인 콘택 플러그(104)와 일대일 대응되도록 라인 형태로 형성한 후 이를 식각 마스크로 이용한 식각공정을 통해 비트라인을 형성하기 때문에 노광공정에 대한 의존성이 높다. 이에 따라, 소자가 고집적화되어 감에 따라 노광공정의 한계로 인해 비트라인을 미세 패턴으로 형성하는데 많은 어려움이 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 노광공정에 대한 의존성을 최소화하면서 미세 패턴을 형성하여 소자의 고집적화를 구현할 수 있는 비휘발성 메모리 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 내부에 복수 개의 드레인 콘택 플러그가 형성된 제1 층간 절연막을 형성하는 단계와, 상기 드레인 콘택 플러그와 상기 제1 층간 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크와 상기 제1 도전막을 식각하여 상기 드레인 콘택 플러그 중 홀수번째 또는 짝수번째에 위치한 드레인 콘택 플러그 상부에 하드 마스크 패턴과 제1 도전막 패턴을 형성하는 단계와, 상기 하드 마스크 패턴과 상기 제1 도전막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 사이가 매립되도록 상기 하드 마스크 패턴 상부에 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 평탄화하여 제2 도전막 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 2-피치(2-pitch)마다 하나의 라인 패턴을 형성한 후 그 사이에 각각 나머지 라인 패턴을 형성하는 이중 피치 패턴(double pitch pattern) 방법으로 비트라인을 형성함으로써 노광공정에 대한 의존성을 최소화하면서 비트라인을 미세 패턴으로 형성하는 것이 가능하여 소자의 고집적화를 구현할 수 있다.
둘째, 본 발명에 의하면, 이중 피치 패턴 방법으로 비트라인을 형성하되, 먼저 형성되는 라인 패턴과 나중에 형성되는 라인 패턴의 높이를 서로 다르게 형성함으로써, 이웃하는 라인 패턴 간의 기생 정전용량(parasitic capacitance)을 감소시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 비트 라인 형성방법을 도시한 공정 단면도이다. 각 도면들은 워드라인 방향을 따라 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 소자 분리막(201)을 형성하여 활성영역(202)을 형성한다. 이때, 활성영역(202)은 비트라인 방향으로 신장된 라인 형태로 형성된다.
이어서, 반도체 기판(200) 상에 복수 개의 셀 게이트(트랜지스터 게이트 포함)를 형성한다. 이때, 셀 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트(워드라인)를 포함하고, 워드라인은 비트라인과 직교하는 방향으로 형성된다.
한편, 소자 분리막(201)과 셀 게이트는 C-STI(Conventional-Shallow Trench Isolation), SA-STI(Self Aligned STI), ASA-STI(Advanced Self Aligned-STI) 또는 SAFG(Self Aligned Floating Gate) 공정 중 선택된 어느 하나의 공정으로 형성할 수 있다.
이어서, 워드라인의 양측으로 노출되는 활성영역(202) 내에 소스 및 드레인 영역을 형성한다.
이어서, 워드라인을 포함하는 구조물을 덮도록 제1 층간 절연막(203)을 형성한다. 이때, 제1 층간 절연막(203)은 산화막 계열로 형성한다. 예컨대, 실리콘이 함유된 산화막(SiO2)으로 형성할 수 있다. 더욱 상세하게는 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 및 HDP(High Density Plasma)로 이루어진 그룹에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
이어서, 제1 층간 절연막(203) 증착 후 지역에 따라 단차가 존재하는 경우 평탄화 공정을 실시하는 것이 바람직하다. 이때, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 이용하여 실시할 수 있다.
이어서, 제1 층간 절연막(203)을 식각하여 활성영역(202), 예컨대 드레인 영역이 노출되는 콘택홀(미도시)을 형성한다. 이때, 상기 콘택홀은 홀 형태로 형성한다.
이어서, 상기 콘택홀이 매립되도록 드레인 콘택 플러그(204)를 형성한다. 이때, 드레인 콘택 플러그(204)는 불순물 이온이 도핑된 다결정실리콘막으로 형성하거나, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막으로 이루어진 그룹 중 선택된 어느 하나로 형성할 수 있다. 바람직하게는 불순물 이온이 도핑된 다결정실리콘막으로 형성한다. 여기서, 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 및 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사 용한다.
이어서, 제1 층간 절연막(203)과 드레인 콘택 플러그(204)를 덮도록 이들 상부에 비트라인용 도전막(205)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(205)은 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다. 바람직하게는 텅스텐, 알루미늄(Al) 또는 구리(Cu) 금속 중 선택된 어느 하나의 금속으로 형성한다.
이어서, 제1 도전막(205) 상에 하드 마스크(206)를 형성한다. 이때, 하드 마스크(206)는 제1 도전막(205) 식각공정시 식각 장벽층으로 기능하기 위해 제1 도전막(205)과 식각 선택비가 높은 물질로 형성한다. 예컨대, 질화막, 구체적으로 실리콘질화막(Si3N4)으로 형성한다. 이외에도, 카본이 함유된 막, 예컨대 비정질카본막으로 형성할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 하드 마스크(206) 상에 라인 형태로 감광막 패턴(207)을 형성한다. 이때, 감광막 패턴(207)은 라인 패턴으로 활성영역(202)과 중첩되도록 형성하며, 도 1b에 도시된 종래기술에서와 같이 드레인 콘택 플러그(204)와 일대일 대응되도록 형성하는 것이 아니라, 홀수번째 또는 짝수번째 드레인 콘택 플러그(204)와 대응되도록 형성한다. 즉, 종래기술에서와 같이 1-피치마다 각 라인 패턴을 형성하는 것이 아니라, 2-피치마다 하나의 라인 패턴을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(207, 도 2b참조)을 식각 마 스크로 하드 마스크(206, 도 2b참조)를 식각하여 하드 마스크 패턴(206A)을 형성한다.
이어서, 감광막 패턴(207)을 제거하거나 또는 하드 마스크 패턴(206A) 상에 잔류시킨 상태에서 제1 도전막(205, 도 2b참조)을 식각하여 제1 도전막 패턴(205A)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 제1 도전막 패턴(205A)과 하드 마스크 패턴(206A) 사이가 매립되도록 하드 마스크 패턴(206A) 상에 스페이서용 희생 절연막(208)을 형성한다. 이때, 희생 절연막(208)은 제1 층간 절연막(203)으로 사용되는 막 중 선택된 어느 하나의 막으로 형성할 수 있다. 예컨대, BPSG, PSG, BSG, USG, TEOS 및 HDP 중 어느 하나의 막으로 형성한다. 바람직하게는 HDP 또는 TEOS막을 형성한다.
한편, 희생 절연막(208)은 후속 식각공정, 예컨대 에치백(etch back) 공정을 통해 하드 마스크 패턴(206A)과 제1 도전막 패턴(205A)의 양측벽에 스페이서 형태로 잔류되도록 하드 마스크 패턴(206A)을 포함하는 구조물의 굴곡면을 따라 형성한다.
이어서, 도 2e에 도시된 바와 같이, 희생 절연막(208, 도 2d참조)에 대해 에치백 공정을 실시하여 하드 마스크 패턴(206A)과 제1 도전막 패턴(205A)의 양측벽에 스페이서(208A)를 형성한다. 이때, 에치백 공정은 하드 마스크 패턴(206A)을 식각 장벽층으로 이용하여 실시하며, 소스 가스로 CHF3, C4F8 및 CO가 혼합된 혼합가 스를 사용한다.
또한, 스페이서(208A)는 그 상부에 제1 도전막 패턴(205A)이 형성된 드레인 콘택 플러그(204)와 이웃하는 드레인 콘택 플러그(204)가 노출되도록 형성한다. 바람직하게는 드레인 콘택 플러그(204)가 국부적으로 노출되도록 실시한다. 이는 스페이서(208A) 형성공정시 드레인 콘택 플러그(204)가 과도 노출되어 층간 절연막(203)이 노출되는 경우 층간 절연막(203)이 과도 식각되는 것을 방지하기 위함이다.
이어서, 도 2f에 도시된 바와 같이, 스페이서(208A) 사이가 매립되도록 제2 도전막(209)을 형성한다. 이때, 제2 도전막(209)은 제1 도전막(205)과 마찬가지로 도전성 물질 중 선택된 어느 하나의 물질로 형성할 수 있다. 바람직하게는 제1 도전막(205)과 동일한 물질, 예컨대 텅스텐, 알루미늄(Al) 또는 구리(Cu) 금속으로 형성한다.
이어서, 도 2g에 도시된 바와 같이, 평탄화 공정을 통해 제2 도전막(209, 도 2f참조)을 연마하여 스페이서(208B) 사이가 매립된 제2 도전막 패턴(209A)을 형성한다. 이때, 평탄화 공정은 CMP 공정으로 실시한다. CMP 공정은 하드 마스크 패턴(206A)이 노출될 때까지 제2 도전막(209)을 연마하거나, 하드 마스크 패턴(206B)과 스페이서(208B)가 일정 두께 연마되도록 과도 연마할 수 있다. 예컨대, 하드 마스크 패턴(206B)은 총 두께의 1/3 이하, 예컨대 50~2000Å 두께로 연마되도록 과도 연마한다.
한편, 제2 도전막 패턴(209A)은 제1 도전막 패턴(205A)과 함께 비트라인으로 기능한다. 이때, 제2 도전막 패턴(209A)의 폭, 즉 임계치수(critical dimenstion)은 제1 도전막 패턴(205A)의 폭보다 작게 형성하고, 그 높이는 높게 형성하여 전체적으로 제1 도전막 패턴(205A)과 제2 도전막 패턴(209A)의 면적을 동일하게 유지한다. 또한, 제2 도전막 패턴(209A)의 높이는 제1 도전막 패턴(205A)과 하드 마스크 패턴(206B)의 합과 동일한 높이로 형성하다.
이어서, 하드 마스크 패턴(206A), 제2 도전막 패턴(209A) 및 스페이서(208B)를 덮도록 제2 층간 절연막(210)을 형성한다. 이때, 제2 층간 절연막(210)은 제1 층간 절연막(203)으로 사용되는 물질들 중 선택된 어느 하나의 물질로 형성할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 낸드 플래시 메모리 소자의 비트라인 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 비트라인 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 101, 201 : 소자 분리막
102, 202 : 활성영역 103, 203, : 제1 층간 절연막
104, 204 : 드레인 콘택 플러그 105 : 도전막
106 : 하드 마스크 107, 207 : 감광막 패턴
105A : 도전막 패턴 106A : 하드 마스크 패턴
108, 210 : 제2 층간 절연막 205 : 제1 도전막
206 : 하드 마스크 205A : 제1 하드 마스크 패턴
206A : 하드 마스크 패턴 208 : 희생 절연막
208A : 스페이서 209 : 제2 도전막
209A : 제2 도전막 패턴

Claims (9)

  1. 내부에 복수 개의 드레인 콘택 플러그가 형성된 제1 층간 절연막을 형성하는 단계;
    상기 드레인 콘택 플러그와 상기 제1 층간 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크와 상기 제1 도전막을 식각하여 상기 드레인 콘택 플러그 중 홀수번째 또는 짝수번째에 위치한 드레인 콘택 플러그 상부에 하드 마스크 패턴과 제1 도전막 패턴을 형성하는 단계;
    상기 하드 마스크 패턴과 상기 제1 도전막 패턴의 양측벽에 스페이서를 형성하는 단계:
    상기 스페이서 사이가 매립되도록 상기 하드 마스크 패턴 상부에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 평탄화하여 제2 도전막 패턴을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 도전막 패턴의 폭은 상기 제1 도전막 패턴보다 작은 폭으로 형성하 고, 높이는 상기 제1 도전막 패턴보다 높게 형성하는 비휘발성 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 도전막 패턴의 높이는 상기 제1 도전막 패턴과 상기 하드 마스크 패턴의 합과 동일한 높이로 형성하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 도전막 패턴은 동일한 면적으로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 도전막 패턴은 서로 동일한 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 하드 마스크 패턴과 상기 제1 도전막 패턴을 덮도록 희생 절연막을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 장벽층으로 상기 희생 절연막을 에치백(etch back)하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 희생 절연막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는 상기 드레인 콘택 플러그 중 그 상부에 상기 제1 도전막 패턴과 상기 하드 마스크 패턴이 형성되지 않는 드레인 콘택 플러그가 국부적으로 노출되도록 형성하는 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 도전막 패턴과 상기 스페이서를 덮도록 제2 층간 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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