CN102339829A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法，该半导体器件包括：半导体基板，其包括单元区域和外围区域；绝缘膜，其形成在单元区域的半导体基板的顶部上；位线触点孔，其包括使半导体基板露出的经刻蚀的绝缘膜；位线触点插塞，其埋入在位线触点孔中；以及位线，形成在位线触点插塞的顶部以具有与位线触点插塞的宽度相同的宽度。单元位线周围的绝缘膜的厚度被最小化，从而竖直地形成单元位线的剖面，从而改善了存储节点触点和有源区的覆盖裕量。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地说，涉及包括埋入式栅极的半导体器件。
背景技术
半导体存储器件包括多个单位单元(cell，又称为晶胞)，每个单元包括一个电容器和一个晶体管。电容器用来暂时存储数据，而晶体管用来根据环境利用半导体特性来改变电导率，以基于控制信号(字线)在位线和电容器之间传输数据。晶体管是由三个区域所组成，包括栅极、源极和漏极。根据输入到栅极中的控制信号，源极和漏极之间发生电荷转移。源极和漏极之间的电荷转移利用半导体特性通过沟道区实现。
在半导体器件中，晶体管设置在半导体基板上。在半导体基板上形成栅极之后，将杂质掺杂在栅极的两侧以形成源极和漏极。在这种情况下，栅极下方的源极和漏极之间的间隔成为晶体管的沟道区。具有水平沟道区的晶体管占据半导体基板的预定面积。对于复杂的半导体存储器件的情况，因为在半导体存储器件中包含多个晶体管而难以减小总面积。
当半导体存储器件的总面积减小时，可以增加每片晶片可生产的半导体存储器件的数量从而提高产率。为了减小半导体存储器件的总面积，已提出各种方法。在这些方法中，使用凹入式栅极来代替具有水平沟道区的传统平面栅极。在基板中形成凹陷部，并且在凹陷部中形成栅极，从而获得包括沟道区的凹入式栅极，该沟道区沿着凹陷部的曲面延伸。此外，已经研究出通过将整个栅极埋入在凹陷部而获得的埋入式栅极。
在埋入式栅极中，整个栅极被埋入在半导体基板的表面下方，从而确保沟道的长度和宽度。此外，与凹入式栅极相比，埋入式栅极可以使产生于栅极(字线)和位线之间的寄生电容值减少50％。
然而，当在单元区域和外围区域的整个结构上执行埋入式栅极工序时，相对于外围区域的栅极所处的高度，单元区域的间隔(高度)保留下来。因此，其问题是如何利用这个高度差。在现有技术中，(i)对应于栅极高度的单元区域间隔是空的，或者(ii)当形成外围区域的栅极(栅极位线GBL)时，一起形成单元区域的位线。
但是，(i)当单元区域的间隔是空的时，存储节点触点插塞的高度在单元区域中变得更高。因此，要求存储节点触点孔形成为深的，从而增加形成位线的难度。(ii)当单元区域的位线与外围区域的栅极(GBL)一起形成时，单元区域的位线的电极由与形成外围区域中的栅电极的材料相同的材料所形成。因此，单元区域中的位线也包含阻挡金属层。因此，位线的高度变得更高，从而增加了单元区域的寄生电容值。
发明内容
本发明的各种实施例旨在使单元位线周围的绝缘膜的厚度最小，以竖直地形成单元位线的剖面，从而改善存储节点触点和有源区的覆盖裕量。
根据本发明的实施例，一种半导体器件包括：半导体基板，其包括单元区域和外围区域；绝缘膜，其形成在所述单元区域的半导体基板的顶部上；位线触点孔，其包括使所述半导体基板露出的经蚀刻的绝缘膜；位线触点插塞，其埋入在所述位线触点孔中；以及位线，其形成在所述位线触点插塞的顶部上以具有与所述位线触点插塞的宽度相同的宽度。
所述绝缘膜包括氧化物膜或氮化物膜。所述半导体器件还包括间隔物，所述间隔物包括形成在所述位线触点孔的侧壁处的氧化物膜、氮化物膜、或者包括氧化物膜和氮化物膜的沉积结构。
所述绝缘膜的厚度在
Figure BSA00000251983300021
至
Figure BSA00000251983300022
的范围内。
所述位线包括：金属层，其形成在所述位线触点插塞的顶部上；位线导电层，其形成在所述阻挡金属层的顶部上；硬掩模层，其形成在所述位线导电层的顶部上；以及间隔物，其形成在所述阻挡金属层、所述位线导电层和所述硬掩模层的侧壁处。
所述半导体器件还包括：形成于所述半导体基板的外围区域中的栅极，其中，所述外围区域的栅极的结构与所述单元区域的位线的结构相同。
所述单元区域的位线的多晶硅层的厚度比外围区域的栅极的多晶硅层的厚度小，从而减少了接触电阻值。
所述半导体器件还包括：埋入式栅极，所述埋入式栅极以预定深度埋入在半导体基板的单元区域的有源区和器件隔离膜中。所述埋入式栅极包括：凹陷部，其以预定深度形成在所述半导体基板中；栅极氧化物膜，其形成在所述凹陷部的表面上；栅电极，其设置在包括所述栅极氧化物膜在内的凹陷部的底部中；以及覆盖膜，其设置在所述凹陷部中的栅电极的顶部上，从而减小了所述位线的寄生电容值。
根据本发明的实施例，一种半导体器件的制造方法包括：准备包括单元区域和外围区域的半导体基板；形成绝缘膜，所述绝缘膜形成在所述单元区域的半导体基板的顶部上；蚀刻所述绝缘膜以形成使所述半导体基板露出的位线触点孔；将位线触点插塞埋入到所述位线触点孔中；以及在所述位线触点插塞的顶部上形成位线以使所述位线的宽度与所述位线触点插塞的宽度相同。所述方法可以使在所述单元位线周围的绝缘膜的厚度最小化，以竖直地形成该单元位线的剖面，从而改善存储节点触点和有源区的覆盖裕量。
所述方法还包括：在形成所述绝缘膜之后，在所述绝缘膜的顶部上并在所述外围区域的半导体基板的顶部上形成第一多晶硅层。所述单元区域的位线触点插塞与所述外围区域的栅极多晶硅同时形成。
形成所述位线触点孔的步骤还包括：蚀刻设置在所述绝缘膜的顶部上的第一多晶硅层。所述位线和所述位线触点插塞竖直地形成。
该方法还包括：在将所述位线触点插塞埋入在所述位线触点孔中之前，在所述位线触点孔的侧壁处形成间隔物，所述间隔物包括氧化物膜、氮化物膜、或者包括氧化物膜和氮化物膜的沉积结构。
形成所述位线的步骤包括：形成第二多晶硅层；且还包括：移除所述单元区域中的第二多晶硅层的预定厚度，从而减少所述位线触点插塞的电阻值。
所述绝缘膜包括氧化物膜或氮化物膜。所述绝缘膜形成为具有在
Figure BSA00000251983300041
至
Figure BSA00000251983300042
范围内的厚度。
形成所述位线的步骤包括：在所述位线触点插塞的顶部上形成阻挡金属层；在所述阻挡金属层的顶部上形成位线导电层；在所述位线导电层的顶部上形成硬掩模层；以及在所述阻挡金属层、所述位线导电层和所述硬掩模层的侧壁处形成间隔物。
所述方法还包括：在形成所述位线之后，形成使所述半导体基板露出的存储节点触点孔；以及蚀刻设置在所述存储节点触点孔的侧面上的绝缘膜，以扩大所述存储节点触点孔的底部宽度，从而减小所述存储节点触点插塞的电阻值。
所述方法还包括：在所述外围区域中形成栅极，其中在所述外围电路区域形成栅极的步骤是与形成所述位线的步骤同时进行的。
所述方法还包括：在所述单元区域的半导体基板的顶部上形成绝缘膜之前，在所述单元区域的半导体基板中形成埋入式栅极，从而减少所述位线和所述栅极之间的寄生电容值。
附图说明
图1是示出根据本发明实施例的半导体器件的单元区域和外围区域的平面图。
图2a至图2e是示出根据现有技术的半导体器件的制造方法的截面图。
图3a至第31是示出根据本发明实施例的半导体器件的制造方法的截面图。
具体实施方式
下面，将参考附图来详细描述本发明。
图1是示出根据本发明实施例的半导体器件的单元区域和外围区域的平面图。
参考图1，半导体基板包括单元区域和外围区域。在半导体基板中设置限定有源区12的器件隔离膜14。在单元区域中，字线20沿水平方向延伸，从而使得两根字线20(栅极)可以延伸穿过一个有源区12，并且位线50沿竖直方向延伸，从而使一根位线50可以延伸穿过一个有源区12。在位线50和有源区12的交叉部处形成用于将有源区12与位线50电连接的位线触点插塞46。同时，在外围区域中形成包括晶体管在内的各种元件，但这些元件没有在说明书和附图中示出。
图2a至图2e是示出根据现有技术的半导体器件的制造方法的截面图。图2a至图2d为沿线A至A′所截取的截面图，并且图2e为沿线B至B′所截取的截面图。
参考图2a，半导体基板包括单元区域和外围区域。在单元区域和外围区域中设置限定有源区12的器件隔离膜14。在半导体基板中形成具有预定深度的沟槽。执行浅沟槽隔离(STI)工序以将例如氧化物膜等绝缘膜埋入到沟槽中，从而获得器件隔离膜14。
在单元区域的有源区12和器件隔离膜14中设置埋入到半导体基板中的埋入式栅极120。埋入式栅极120包括：以预定深度形成在有源区12和器件隔离膜14中的凹陷部122、埋入在凹陷部122的底部中的栅电极124、以及埋入在凹陷部122中的栅电极124的顶部上的覆盖膜126。由于埋入式栅极120从半导体基板的表面埋入在底部中，因此埋入式栅极120可以减小产生在字线(栅极)和位线之间的寄生电容。
如图2a所示的埋入式栅极绝缘膜(或栅极掩模图案)128是用作掩模的绝缘膜，该掩模用来形成埋入式栅极120的凹陷部122。在随后的工序中，埋入式栅极绝缘膜128可以具有容易在存储节点触点孔的侧蚀刻(side etching)工序期间被蚀刻的结构，从而增加了触点孔的底部宽度。形成栅极的栅极氧化物膜132形成在外围区域的有源区12上。在栅极氧化物膜132的顶部上以预定厚度形成第一多晶硅层134(在随后的工序中成为栅电极的一部分)。
参考图2b，以预定厚度形成包括氧化物膜的层间介电膜148。在层间介电膜148中形成位线触点孔142，并且在位线触点孔142中埋入位线触点插塞146。在用位线触点插塞146填充位线触点孔142之前，可以在位线触点孔142的侧壁处以预定厚度形成位线触点间隔物144。位线触点间隔物144可以包括氮化物膜。在蚀刻存储节点触点孔时，位线触点间隔物144作为缓冲物，该缓冲物在存储节点触点孔被蚀刻时用于保护位线触点插塞146。如图2b所示，移除外围区域中的层间介电膜148和埋入式栅极绝缘膜128以使第一多晶硅层134露出。
参考图2c，在外围区域中形成第二多晶硅层152。在单元区域中的位线触点插塞146的顶部并在外围区域中的第二多晶硅层152上沉积阻挡金属层153、导电层154和硬掩模层155。同时蚀刻单元区域和外围区域中的硬掩模层155、导电层154和阻挡金属层153，外围区域中的第二多晶硅层152，以及单元区域中的层间介电膜148，以形成单元区域中的位线150和外围区域中的栅极170。
参考图2d，分别在单元区域中的位线150的侧壁处形成间隔物156并在外围区域的栅极170的侧壁处形成间隔物156和157。然后，在包括单元区域中的位线150在内的单元区域上形成层间绝缘膜158。
参考图2e，蚀刻单元区域的层间绝缘膜158以形成使有源区12露出的存储节点触点孔60。当蚀刻存储节点触点孔60时，在位线触点插塞146的侧表面上保留层间介电膜148的较厚部分。由于残余层间介电膜148较厚，单元区域的位线150的底部宽度形成为是大的，从而使存储节点触点孔60和有源区12的重叠面积是小的。因此，当形成存储节点触点孔60时，会使有源区12的表面不能露出，或者使位线导电层154或位线触点插塞146露出从而由存储节点触点插塞(未示出)导致电短路。
图3a至图31为示出根据本发明实施例的半导体器件的制造方法的截面图。图3a至图3k为沿线A至A′所截取的截面图，并且图31为沿线B至B′所截取的截面图。除了其它优点，如图3a至图31所示的实施例还允许残余层间介电膜，例如，诸如层间介电膜148等膜，具有相对较小的厚度。
参考图3a，在包括单元区域和外围区域的半导体基板中形成限定有源区12的器件隔离膜14。在半导体基板的表面上以预定厚度形成埋入式栅极绝缘膜图案(或栅极掩模图案)28。使用栅极掩模图案28来限定沟槽，在该沟槽中将要形成埋入式栅极。在实施例中，用栅极掩模图案28作为掩模来蚀刻单元区域中的有源区12和器件隔离膜14，以在单元区域中形成预定深度的凹陷部22。栅极掩模图案28包括氧化物膜或氮化物膜。虽然没有示出，但在凹陷部22的表面上形成有栅极氧化物膜。
参考图3b，在单元区域的凹陷部22中形成栅电极24。栅电极24包括钨(W)。在将钨层沉积在包括凹陷部22在内的半导体基板的整个表面上之后，在所得的结构上执行化学机械抛光(CMP)工序。执行回蚀工序以在凹陷部22的底部形成钨图案。将钨图案用作栅电极24。在CMP工序中，以预定厚度(约)移除栅极掩模图案28的一部分。
参考图3c，在栅电极24上形成覆盖膜26以填充凹陷部22。覆盖层26包括氮化物膜，并形成为具有约
Figure BSA00000251983300072
的厚度，以保护栅电极24。在一个实施例中，为了形成覆盖膜26，在包括凹陷部22在内的半导体基板上沉积氮化物膜，借助于回蚀工序来移除氮化物膜并使氮化物膜保留在凹陷部22中。
参考图3d，在包括覆盖膜26在内的半导体基板的整个表面上形成密封层27。密封膜27包括氮化物膜，并形成为具有约
Figure BSA00000251983300073
的厚度。
参考图3e，使用限定外围区域的敞开掩模(未示出)来蚀刻掉外围区域中的密封膜27和绝缘膜。密封膜27保留在单元区域上。在外围区域中的有源区12上执行形成晶体管的离子注入工序。在外围区域中的半导体基板的表面上形成栅极氧化物膜32。
参考图3f，在单元区域和外围区域中形成具有约
Figure BSA00000251983300074
厚度的第一导电层(第一多晶硅层)34。在随后的工序中，第一多晶硅层34形成外围区域中的栅极。在一个实施例中，第一导电层包括多晶硅层，并且在此统称为“第一多晶硅层”以便于说明。
参考图3g，形成使单元区域中的栅极20的第一侧处的有源区12露出的位线触点孔42。具体来说，在形成位线触点孔42的工序中，在第一多晶硅层34上形成限定位线触点孔42区域的掩模(未示出)，并且使用该掩模依次蚀刻第一多晶硅层34、密封膜27和绝缘膜28。在从位线触点孔42露出的有源区12上执行离子注入工序以形成结(junction)。
虽然没有示出，但是在插塞材料被埋入在位线触点孔42中之前，如图2b所示地在位线触点孔42的侧壁处形成间隔物来保护触点插塞。该间隔物材料可以由氧化物膜、氮化物膜或包括氧化物膜和氮化物膜在内的叠层结构所形成。
参考图3h，在包括位线触点孔42在内的半导体基板的整个表面上沉积厚度为约
Figure BSA00000251983300081
的第二导电层(或第二多晶硅层)36。在一个实施例中，第二导电层36是多晶硅层并且在此统称为“第二多晶硅层”以便于说明。第二多晶硅层36通过填充该位线触点孔42来形成单元区域的触点插塞，同时与外围区域的第一多晶硅层34一起来形成外围栅极图案的一部分。
参考图3i，使用仅敞开单元区域的掩模(未示出)对单元区域中的第一多晶硅层34和第二多晶硅层36执行回蚀工序，从而使多晶硅图案46保留在位线触点孔42中。在一个实施例中，多晶硅图案46基本上限定在位线触点孔42内。多晶硅图案46用来限定单元区域中的位线触点插塞。在该回蚀工序中，包括氮化物膜的密封膜27的一部分被移除约
Figure BSA00000251983300082
的厚度并且变得比以前更薄。
如果需要，可以调整对单元区域的多晶硅层34和36执行的回蚀工序。例如，可以执行回蚀工序使设置于单元区域的位线触点插塞中的多晶硅图案的顶部水平与如下第二多晶硅层36的顶部水平位于大致相同的高度处：所述第二多晶硅层36形成外围区域的外围栅极图案的一部分。如图3i所示，当执行回蚀工序从而将单元区域中的多晶硅层34和36图案化至主要保留在触点孔42中并由此限定凹入式位线触点插塞时，单元区域中的位线的顶部水平设置成与外围区域中的外围栅极图案的顶部水平存在阶差。然而，在这种情况下，因为位线触点插塞46的总高度较小，所以可以减少位线触点插塞的电阻值。
参考图3j，导电层53以预定厚度沉积在包括位线触点插塞在内的半导体基板的整个表面上，并且在上面沉积硬掩模层55。导电层53用于限定单元区域中的位线导电层和外围区域中的栅极导电层。栅极导电层形成外围栅极图案的一部分。导电层53包括叠层结构，该叠层结构包括阻挡金属和钨(W)。硬掩膜层55包括氮化物膜。
参考图3k，在硬掩模层55的顶部上形成掩模(未示出)，该掩模限定单元区域中的位线及外围区域中的外围栅极图案。在单元区域中，依次刻蚀硬掩模层55、导电层53和多晶硅图案46以形成位线50。多晶硅图案46通过蚀刻而转变为位线触点插塞47。在外围区域中，依次蚀刻硬掩模层55、导电层53、第二多晶硅层36和第一多晶硅层34以形成外围栅极图案70。在一个实施例中，同时蚀刻单元区域和外围区域。当在单元区域中蚀刻导电层53和多晶硅图案46时，单元区域中的包括氮化物膜的密封膜27也被移除。因此，基本上没有氮化物膜保留在将要形成存储节点触点孔的区域中。
由于位线50和位线触点插塞47在相同蚀刻步骤中在单元区域中形成，所以单元位线50的宽度与位线触点插塞47的宽度大致相同，从而形成在竖向上均一的剖面。在将要形成存储节点触点孔的区域上形成的绝缘膜28的厚度足够薄，以确保在随后的工序中形成存储节点触点孔的步骤具有足够的覆盖裕量。
参考图31，在单元区域中的位线图案50的侧壁处并在外围区域中的外围栅极图案70的侧壁处形成包括氮化物膜或氧化物膜的间隔物56，在单元区域中的位线图案50上并在外围区域中的外围栅极图案70上形成层间介电膜。
蚀刻单元区域的层间介电膜(未示出)以形成使有源区12露出的存储节点触点孔60。与如图2e所示的实施例相比，位线50和位线触点插塞47的剖面在竖向上是均一的，并且与如图2e所示的层间介电层148相比，在从存储节点触点孔60露出的有源区处用作栅极掩模图案28的绝缘膜的厚度是相对更薄的。因此，可以确保形成存储节点触点孔60具有足够裕量，即，由于绝缘膜28是相对较薄的，所以减少了对过度蚀刻的需要。因此，在蚀刻触点孔60时，可以使有源区12被意外地露出的可能性或者位线50的一部分被意外地侵蚀的可能性最小。
虽然没有示出，但是在如图31所示形成位线触点孔60之后，根据本发明的实施例的方法还可以包括如下步骤：将保留在存储节点触点孔60的侧壁上的包括氧化物膜的绝缘膜28蚀刻到预定宽度，以使存储节点触点孔60的底部宽度扩大。因此，填充存储节点触点孔60的存储节点触点插塞与有源区之间的接触面积增加，从而降低接触电阻值。尽管图3i示出完全凹入的多晶硅图案46，但是多晶硅图案46可以部分地凹入并且具有延伸到凹陷部之外的部分。在多晶硅图案46部分地凹入的情况下，层间介电层可以以如下厚度保留在为存储节点触点孔60预留的区域上：该厚度不会妨碍形成使有源区的足够面积露出的存储节点触点孔60。在另一种实施例中，多晶硅图案46可以为导电图案，该导电图案包括除多晶硅之外的导电材料。
如上所述，根据本发明的实施例的半导体器件及其制造方法能够使形成在将形成存储节点触点孔的区域上的绝缘膜的厚度最小，从而确保将存储节点触点与有源区电连接具有足够的裕量。此外，多晶硅层34形成外围区域中的外围栅极的一部分并作为用于外围区域中的位线触点插塞46的缓冲层，从而简化了制造工序。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2010年7月15日提交的韩国专利申请No.10-2010-0068369的优先权，上述韩国专利申请的全部内容通过引用并入本文。

Claims (25)

1.一种半导体器件，包括：
半导体基板，其包括单元区域和外围区域；
掩模图案，其形成在所述半导体基板上；
位线触点孔，其延伸穿过所述掩模图案以使所述单元区域中的半导体基板露出；
位线触点插塞，其形成在所述位线触点孔内并且电连接至所述半导体基板；以及
位线，其形成在所述位线触点插塞上，所述位线和所述位线触点插塞具有大致相同的宽度。
2.根据权利要求1所述的半导体器件，其中，
所述掩模图案是用来限定凹陷部的栅极掩模图案，所述栅极掩模图案包括氧化物、氮化物、或者氧化物及氮化物。
3.根据权利要求1所述的半导体器件，还包括：
设置在所述位线触点孔的侧壁处的间隔物，所述间隔物包括氧化物、氮化物、或者氧化物及氮化物。
4.根据权利要求1所述的半导体器件，其中，
所述掩模图案的厚度在
Figure FSA00000251983200011
至
Figure FSA00000251983200012
的范围内。
5.根据权利要求1所述的半导体器件，其中，
所述位线包括：
阻挡金属层，其形成在所述位线触点插塞上；
位线导电层，其形成在所述阻挡金属层上；
硬掩模层，其形成在所述位线导电层上；以及
间隔物，其形成在包括所述阻挡金属层、所述位线导电层和所述硬掩模层在内的叠层结构的侧壁处。
6.根据权利要求5所述的半导体器件，还包括：
外围栅极图案，所述外围栅极图案形成在所述外围区域的半导体基板上，
所述外围区域中的外围栅极图案的结构与形成在所述单元区域中的位线的结构大致相同。
7.根据权利要求6所述的半导体器件，其中，
限定所述单元区域中的位线的所述位线导电层的厚度比限定所述外围区域中的外围栅极图案的导电层的厚度小。
8.根据权利要求1所述的半导体器件，还包括：
埋入至所述半导体基板的单元区域中的埋入式栅极。
9.根据权利要求8所述的半导体器件，其中，
所述埋入式栅极的图案包括：
栅极氧化物膜，其形成在所述凹陷部的内表面上；
栅电极，其形成在所述栅极氧化物膜上，并且在所述凹陷部内位于所述凹陷部的较低部分处；以及
覆盖膜，其形成在所述栅电极上并且填充所述凹陷部。
10.一种半导体器件的制造方法，所述方法包括：
提供包括单元区域和外围区域的半导体基板；
在所述单元区域中的半导体基板上形成掩模图案；
蚀刻所述掩模图案以形成使所述半导体基板露出的位线触点孔；
在所述位线触点孔内形成导电图案；
在所述导电图案上形成导电层；以及
蚀刻所述导电层和所述导电图案以限定宽度大致相同的位线和位线触点插塞。
11.根据权利要求10所述的方法，还包括：
在所述单元区域的掩模图案和所述外围区域的半导体基板上形成第一多晶硅层。
12.根据权利要求11所述的方法，其中，
所述导电图案通过蚀刻设置在所述单元区域的掩模图案上的所述第一多晶硅层来形成。
13.根据权利要求10所述的方法，还包括：
在所述位线触点孔的侧壁上形成间隔物，所述间隔物包括位于所述位线触点孔的侧壁处的氧化物膜、氮化物膜以及包括氧化物膜和氮化物膜的叠层结构中的任意一者。
14.根据权利要求10所述的方法，还包括：
在所述单元区域和所述外围区域上形成第二多晶硅层；以及
移除所述单元区域中的第二多晶硅层的预定厚度。
15.根据权利要求10所述的方法，其中，
所述掩模图案包括氧化物、氮化物、或者氧化物及氮化物。
16.根据权利要求10所述的方法，其中，
所述掩模图案形成为厚度在
Figure FSA00000251983200031
至的范围内。
17.根据权利要求10所述的方法，其中，
所述位线包括：形成在所述位线触点插塞上的阻挡金属层、形成在所述阻挡金属层上的位线导电层、以及形成在所述位线导电层上的硬掩模层。
18.根据权利要求17所述的方法，还包括：
形成存储节点触点孔，所述存储节点触点孔使所述单元区域中的半导体基板露出；以及
蚀刻设置在所述存储节点触点孔的侧面上的所述掩模图案，以扩大所述存储节点触点孔的底部宽度。
19.根据权利要求10所述的方法，还包括：
在所述外围区域中形成栅极，所述外围区域中的栅极与所述单元区域中的位线同时形成。
20.根据权利要求10所述的方法，其中，
所述导电图案是多晶硅图案。
21.一种半导体器件，包括：
基板，其包括单元区域和外围区域；
埋入式单元栅极图案，其形成于所述单元区域的基板中；
栅极掩模图案，其形成于所述单元区域的基板上，所述栅极掩模图案限定所述埋入式单元栅极图案；
位线触点插塞，其穿过所述栅极掩模图案而形成并与所述埋入式单元栅极图案的第一侧电连接；以及
存储节点触点插塞，其穿过所述栅极掩模图案而形成并与所述埋入式单元栅极图案的第二侧电连接，
其中，所述位线触点插塞的顶部水平不高于所述单元区域中的栅极掩模图案的顶部水平。
22.根据权利要求21所述的半导体器件，其中，
所述栅极掩模图案的厚度在
Figure FSA00000251983200041
至
Figure FSA00000251983200042
的范围。
23.根据权利要求21所述的半导体器件，其中，
所述位线触点插塞延伸到所述基板中，所述基板是半导体基板。
24.根据权利要求21所述的半导体器件，还包括：
形成在所述位线触点插塞上的上层位线图案，
所述位线触点插塞和所述上层位线图案在单个工序步骤中形成，以形成大致上不存在阶梯差的竖直均一剖面。
25.根据权利要求24所述的半导体器件，还包括：
形成在所述外围区域的基板上的外围栅极图案，
其中，所述外围栅极图案与以下部分同时借助于栅极位线工序来形成：所述上层位线图案和所述位线触点插塞。
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