CN103972066A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
因为半导体器件的小尺寸、多功能和/或低制造成本，半导体器件在电子工业中被广泛地使用。然而，半导体器件已经随着电子工业的发展而被高度地集成，从而已经引起各种问题。例如，半导体器件中的图案的宽度和/或空间由于半导体器件的高集成度而正在减少。相反地，图案的高度和/或高宽比在增加。因此，薄层的沉积工艺和/或蚀刻工艺的分散性会变差，恶化半导体器件的可靠性。
发明内容
本发明构思的实施例可以提供具有优良可靠性的半导体器件及其制造方法。
本发明构思的实施例还可以提供高度集成的半导体器件及其制造方法。
在一些实施例中，一种制造半导体器件方法可以包括：在基板上形成彼此平行的硬掩模线；蚀刻硬掩模线之间的基板以形成凹槽；依次蚀刻硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分，其中基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高；形成填充凹槽的导电层；以及蚀刻导电层以分别在凹槽中形成导电图案。
在一些实施例中，导电图案的上表面可以低于基板在凹槽之间的被蚀刻部分的上表面。
在一些实施例中，该方法还可以包括：在导电图案上形成填充凹槽的覆盖绝缘层。
在一些实施例中，一种制造半导体器件的方法可以包括：在基板上形成平行于一个方向延伸的硬掩模线；利用硬掩模线作为蚀刻掩模蚀刻基板以形成栅凹槽；依次蚀刻硬掩模线在栅凹槽之间的部分和基板在栅凹槽之间的部分，其中基板在栅凹槽之间的被蚀刻部分的上表面高于栅凹槽的底表面；在每个栅凹槽的内表面上形成栅绝缘层；形成填充栅凹槽的栅极导电层；以及蚀刻栅极导电层以分别在栅凹槽中形成栅电极。栅电极的上表面可以低于基板在栅凹槽之间的被蚀刻部分的上表面。
在一些实施例中，该方法还可以包括：在形成硬掩模线之前，在基板中形成器件隔离图案以限定有源部分。在这种情况下，一对栅凹槽可以跨过有源部分。蚀刻硬掩模线的部分和基板的部分可以包括：依次蚀刻在该对栅凹槽之间的硬掩模线的部分和有源部分的中心部分。有源部分的被蚀刻的中心部分可以是基板在栅凹槽之间的被蚀刻部分。
在一些实施例中，蚀刻硬掩模线的部分和有源部分的中心部分可以包括：在基板上形成填充栅凹槽的牺牲缓冲层；在牺牲缓冲层上形成彼此间隔开的掩模图案，其中掩模图案覆盖硬掩模线的覆盖有源部分的两个边缘部分的部分以及硬掩模线的设置在有源部分的中心部分在所述一个方向的两侧的部分；利用掩模图案作为蚀刻掩模依次蚀刻牺牲缓冲层、硬掩模线和有源部分的中心部分；以及去除掩模图案和牺牲缓冲层。
在一些实施例中，该方法还可以包括：在形成栅电极之后在基板上共形地形成栅极覆盖绝缘层；以及各向异性地蚀刻栅极覆盖绝缘层以形成暴露有源部分的被蚀刻的中心部分的开口。
在一些实施例中，栅极覆盖绝缘层的厚度可以等于或大于栅凹槽的宽度的一半。另外，栅极覆盖绝缘层的厚度可以小于覆盖有源部分的两个边缘部分的硬掩模线之间的距离的一半；并且栅极覆盖绝缘层的厚度可以小于硬掩模线的保留在一对栅凹槽之间的有源部分的中心部分的两侧处的部分之间的距离的一半。
在一些实施例中，该方法还可以包括：形成填充开口的接触插塞；在基板上顺序地形成线导电层和线覆盖绝缘层；以及依次图案化线覆盖绝缘层、线导电层和接触插塞以形成跨过栅电极的线图案。
在一些实施例中，该方法还可以包括：形成完全地填充栅电极上的栅凹槽和有源部分的被蚀刻的中心部分上的凹陷区的栅极覆盖绝缘层；以及平坦化栅极覆盖绝缘层直到硬掩模线的保留部分被暴露。
在一些实施例中，该方法还可以包括：在具有平坦化的栅极覆盖绝缘层的基板上形成下导电层；在下导电层上形成彼此间隔开的掩模图案，该掩模图案分别覆盖硬掩模线的保留部分；利用掩模图案作为蚀刻掩模来蚀刻下导电层和平坦化的栅极覆盖绝缘层以形成暴露有源部分的被蚀刻的中心部分的开口、栅电极上的栅极覆盖绝缘层中的凹入区以及下导电图案；以及去除掩模图案。
在一些实施例中，该方法还可以包括：形成填充开口和凹入区的接触导电层；平坦化接触导电层；在平坦化的接触导电层和下导电图案上顺序地形成上导电层和线覆盖绝缘层；以及图案化线覆盖绝缘层、上导电层、平坦化的接触导电层和下导电图案以形成线图案并去除设置在凹入区中的平坦化的接触导电层。
在一些实施例中，该方法还可以包括：在基板上共形地形成绝缘间隔物层；以及各向异性地蚀刻绝缘间隔物层以分别在线图案的两个侧壁上形成绝缘间隔物。部分的绝缘间隔物层可以在形成绝缘间隔物之后保留在凹入区中。
在一些实施例中，该方法还可以包括：在具有平坦化的栅极覆盖绝缘层的基板上形成下导电层；在下导电层上形成具有掩模孔的掩模层，掩模孔交叠有源部分的被蚀刻的中心部分；利用掩模层作为蚀刻掩模来蚀刻下导电层和平坦化的栅极覆盖绝缘层以形成暴露有源部分的被蚀刻的中心部分的开口；以及去除掩模层。
在一些实施例中，该方法还可以包括：形成填充开口的接触插塞；在基板上顺序地形成上导电层和线覆盖绝缘层；以及图案化线覆盖绝缘层、上导电层、接触插塞和下导电层以形成线图案。
在一些实施例中，该方法还可以包括：在有源部分的被蚀刻的中心部分中形成第一源/漏区域以及在有源部分的边缘部分中形成第二源/漏区域；以及形成电连接到第二源/漏区域的数据存储部。
在一些实施例中，一种半导体器件可以包括：器件隔离图案，设置在基板中以限定有源部分；一对栅电极，分别设置在跨过有源部分的一对栅凹槽中，其中有源部分在一对栅凹槽之间的中心部分的上表面低于有源部分的两个边缘部分的上表面，并且其中栅电极的上表面低于有源部分的中心部分的上表面；栅绝缘层，设置在每个栅凹槽的内表面和每个栅电极之间；以及栅极覆盖图案，分别填充栅电极上的栅凹槽。栅极覆盖图案可以延伸到栅凹槽外面以连接到彼此而在其间没有界面。
在一些实施例中，栅极覆盖图案的被连接的延伸部分可以构成一个结合体延伸部；该一个结合体延伸部可以限定暴露有源部分的中心部分的开口。
在一些实施例中，半导体器件还可以包括：线图案，包括连接到开口中的有源部分的中心部分的接触图案以及在接触图案上在一个方向上延伸的导电线。
在一些实施例中，开口可以在平面图中具有封闭环形。
在一些实施例中，凹入区可以形成在每个栅电极上的栅极覆盖图案的延伸部分中；凹入区可以横向地连接到开口。
在一些实施例中，每个凹入区的底表面可以高于开口的底表面。
在一些实施例中，半导体器件还可以包括：绝缘间隔物，分别设置在线图案的两个侧壁上；以及绝缘体，设置在每个凹入区中。绝缘体可以由与绝缘间隔物相同的材料形成；界面可以存在于凹入区的内表面和绝缘体之间。
在一些实施例中，接触图案的宽度可以小于开口在垂直于所述一个方向的方向上的宽度。
在一些实施例中，接触图案可以具有分别与导电线的两个侧壁对准的两个侧壁。
在一些实施例中，半导体器件还可以包括：设置在导电线与器件隔离图案之间的绝缘图案。栅极覆盖图案的延伸部分的顶端可以设置在与绝缘图案的上表面基本上相同的水平处。
在一些实施例中，在栅极覆盖图案的延伸部分的连接部分之下的器件隔离图案的上表面可以低于有源部分的边缘部分的上表面。
在一些实施例中，栅极覆盖图案的延伸部分的宽度可以小于在栅凹槽中的栅极覆盖图案的宽度。
在一些实施例中，半导体器件还可以包括：在有源部分的中心部分中的第一源/漏区域；在有源部分的两个边缘部分的每个中的第二源/漏区域；以及电连接到第二源/漏区域的每个的数据存储部。
在一些实施例中，一种制造半导体器件的方法可以包括在基板上形成彼此平行的硬掩模线以及蚀刻硬掩模线之间的基板以形成凹槽。该方法还可以包括依次蚀刻硬掩模线在凹槽之间的部分和基板在凹槽之间的中心部分。基板在凹槽之间的被蚀刻的中心部分的上表面可以低于基板的边缘部分的上表面，该基板的边缘部分在凹槽的与基板的被蚀刻的中心部分相对的侧面上。该方法还可以包括在依次蚀刻之后形成填充凹槽的导电层并蚀刻导电层以分别在凹槽中形成导电图案。导电图案的上表面可以低于被蚀刻的中心部分的上表面。
在一些实施例中，蚀刻基板在凹槽之间的中心部分可以包括在基板上形成填充凹槽的牺牲缓冲层以及在牺牲缓冲层上形成彼此间隔开的掩模图案。掩模图案可以覆盖硬掩模线的覆盖基板的边缘部分的部分。蚀刻还可以包括利用掩模图案作为蚀刻掩模依次蚀刻牺牲缓冲层、硬掩模线和基板的中心部分。掩模图案和牺牲缓冲层可以被去除。
附图说明
考虑到附图以及伴随的详细描述，本发明构思将变得更加明显。
图1A至11A是示出根据本发明构思的一些实施例的制造半导体器件的方法的平面图；
图1B至11B是分别沿图1A至11A的线I-I’和II-II’截取的截面图；
图1C至11C是分别沿图1A至11A的线III-III’和IV-IV’截取的截面图；
图12A是示出根据本发明构思的一些实施例的半导体器件的平面图；
图12B是沿图12A的线I-I’和II-II’截取的截面图；
图12C是沿图12A的线III-III’和IV-IV’截取的截面图；
图13A是沿图12A的线II-II’截取的截面图，用于示出根据本发明构思的实施例的半导体器件中包括的数据存储部的示例；
图13B是沿图12A的线II-II’截取的截面图，用于示出根据本发明构思的实施例的半导体器件中包括的数据存储部的另一示例；
图14A至18A是示出根据本发明构思的其他的实施例的制造半导体器件的方法的平面图；
图14B至18B是分别沿图14A至18A的线I-I’和II-II’截取的截面图；
图14C至18C是分别沿图14A至18A的线III-III’和IV-IV’截取的截面图；
图19A是示出根据本发明构思的其他的实施例的半导体器件的平面图；
图19B是沿图19A的线I-I’和II-II’截取的截面图；
图19C是沿图19A的线III-III’和IV-IV’截取的截面图；
图20A至23A是示出根据本发明构思的另一些实施例的制造半导体器件的方法的平面图；
图20B至23B是分别沿图20A至23A的线I-I’和II-II’截取的截面图；
图20C至23C是分别沿图20A至23A的线III-III’和IV-IV’截取的截面图；
图24A是示出根据本发明构思的另一些实施例的半导体器件的平面图；
图24B是沿图24A的线I-I’和II-II’截取的截面图；
图24C是沿图24A的线III-III’和IV-IV’截取的截面图；
图25是示出包括根据本发明构思实施例的半导体器件的电子系统的示例的示意方框图；以及
图26是示出包括根据本发明构思实施例的半导体器件的存储卡的示例的示意性方框图。
具体实施方式
在下文将参照附图更全面地描述本发明构思，附图中示出了本发明构思的示范性实施例。从以下将参照附图更详细描述的示范性实施例，本发明构思的优点和特征以及实现它们的方法将变得明显。然而，应当指出，本发明构思不限于以下的示范性实施例，而是可以以各种形式实施。因此，示范性实施例仅被提供来公开本发明构思并使本领域技术人员知晓本发明构思的分类。在附图中，本发明构思的实施例不限于这里提供的特定示例，并且为了清晰而被夸大。
这里所用的术语仅是为了描述特定实施例的目的，并非要限制本发明。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”也旨在包括复数形式。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。将理解的是，当称一个元件“连接到”或“耦接到”另一元件时，它可以直接连接到或耦接到另一元件，或者还可以存在居间元件。
类似地，将理解，当称一元件诸如层、区域或基板在另一元件“上”时，它可以直接在另一元件上或者可以存在居间元件。相反，术语“直接”意味着没有居间元件。将进一步理解，术语“包括”和/或“包含”，当在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
此外，具体描述中的实施例将通过作为本发明构思的理想示范性视图的截面图来描述。因此，示范性视图的形状可以根据制造技术和/或可允许公差来修改。因此，本发明构思的实施例不限于示范性视图中示出的特定形状，而是可以包括可根据制造工艺产生的其他形状。附图中举例说明的区域具有通常的性质，并用于示出元件的特定形状。因此，这不应当被解释为限制本发明构思的范围。
还将理解，虽然这里可以使用术语第一、第二、第三等描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一元件区别开。因此，一些实施例中的第一元件可以在其他实施例中被称为第二元件，而不背离本发明的教导。这里说明和示出的本发明构思的各方面的示范性实施例包括它们的互补相对物。相同的附图标记或相同的参考指示符在整个说明书中指代相同的元件。
而且，这里参照截面图和/或平面图描述示范性实施例，这些图为理想化的示范性图示。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，示范性实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的蚀刻区将通常具有圆化或弯曲的特征。因此，附图所示的区域在本质上是示意性的，它们的形状并非要示出器件的区域的真实形状，也并非要限制示例实施例的范围。
[第一实施例]
图1A至11A是示出根据本发明构思的一些实施例的制造半导体器件的方法的平面图。图1B至11B是分别沿图1A至11A的线I-I’和II-II’截取的截面图。图1C至11C是分别沿图1A至11A的线III-III’和IV-IV’截取的截面图。图1B至11B和图1C至11C是简化的截面图。
参照图1A、1B和1C，制备基板100。在一些实施例中，基板100可以是半导体基板诸如硅基板、锗基板或硅锗基板。然而，本发明构思不限于此。在其他的实施例中，基板100可以是被绝缘层覆盖的半导体基板、或包括导体和覆盖导体的绝缘层的半导体基板。
在下面的实施例中，基板100可以是半导体基板。器件隔离图案102可以形成在基板100中以限定有源部分AT。有源部分AT可以分别对应于基板100的由器件隔离图案102围绕的部分。在平面图中，每个有源部分AT可以具有隔离的形状。器件隔离图案102可以通过浅沟槽隔离技术形成。例如，基板100可以是硅基板、锗基板或硅锗基板。器件隔离图案102可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
在一些实施例中，有源部分AT可以在平面图中沿行和列布置。行可以平行于图1A的第一方向D1，列可以平行于图1A的第二方向D2。在一些实施例中，行可以包括彼此相邻的第一、第二和第三行。在平面图中，第一行的有源部分AT的邻近于第二行的端部可以设置在第二行的有源部分AT之间。另外，第三行的有源部分AT的邻近于第二行的端部也可以在平面图中设置在第二行的有源部分AT之间。第一至第三行的有源部分AT彼此间隔开。第一行的有源部分AT的端部和第三行的有源部分AT的端部可以在第二行的相邻的有源部分AT之间在第一方向D1上彼此交叠。在平面图中，每个有源部分AT可以具有在一个方向上延伸的矩形形状。每个有源部分AT的长轴可以不垂直且不平行于第一方向D1。有源部分AT可以用第一导电类型的掺杂剂掺杂。
参照图2A、2B和2C，限定栅凹槽107的硬掩模线105可以形成在基板100上。硬掩模线105可以沿第一方向D1彼此平行地延伸并可以彼此间隔开。硬掩模线105可以由绝缘材料形成。例如，硬掩模线105可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。在一些实施例中，硬掩模线105可以包括通过化学气相沉积（CVD）工艺形成的硅氧化物。
有源部分AT和器件隔离图案102可以利用硬掩模线105作为蚀刻掩模而被蚀刻以形成栅凹槽107。栅凹槽107可以彼此平行地在第一方向D1上延伸。在一些实施例中，一对栅凹槽107可以跨过每个有源部分AT。换句话说，每个有源部分AT的中心部分和两个边缘部分可以分别被硬掩模线105覆盖。另外，一对栅凹槽105可以分别形成在每个有源部分AT的中心部分和一个边缘部分之间以及在每个有源部分AT的中心部分和另一个边缘部分之间。在一些实施例中，一双栅凹槽107可以跨过构成一行的有源部分AT。在一些实施例中，构成一对彼此相邻的行的有源部分AT可以共用一个栅凹槽107。换句话说，如图2A所示，构成第一行的有源部分AT可以共用跨过第二行的有源部分AT的一对栅凹槽107中的一个，构成第三行的有源部分AT可以共用跨过第二行的有源部分AT的一对栅凹槽107中的另一个。
如图2B和2C所示，栅凹槽107下面的被蚀刻的器件隔离图案102的顶端可以低于栅凹槽107下面的被蚀刻的有源部分AT的顶端。
参照图3A、3B和3C，牺牲缓冲层109可以形成在基板100上。牺牲缓冲层109可以填充栅凹槽107并可以覆盖硬掩模线105。牺牲缓冲层109可以由相对于硬掩模线105、基板100和器件隔离图案102具有蚀刻选择性的材料形成。例如，牺牲缓冲层109可以由硬掩模上旋涂（SOH）材料（例如，SOH硅氧化物）形成。如果器件隔离图案102包括硅氧化物，则器件隔离图案102的硅氧化物可以包括高密度等离子体（HDP）硅氧化物。
掩模图案110可以形成在牺牲缓冲层109上。掩模图案110彼此间隔开。每个掩模图案110可以具有岛形。掩模图案110可以覆盖有源部分AT的边缘部分。换句话说，有源部分AT的中心部分没有被掩模图案110覆盖。更详细地，硬掩模线105可以包括设置在有源部分AT的边缘部分上的第一部分和设置在有源部分AT的中心部分上的第二部分。掩模图案110覆盖硬掩模线105的第一部分，但是硬掩模线105的第二部分没有被掩模图案110覆盖。
如图3A所示，每个掩模图案110可以覆盖在每列中彼此相邻的有源部分AT的边缘部分。在一些实施例中，掩模图案110在第二方向D2上的宽度可以大于硬掩模线105在第二方向D2上的宽度。掩模图案110可以由相对于牺牲缓冲层109具有蚀刻选择性的材料形成。例如，掩模图案110可以由光致抗蚀剂形成。
参照图4A、4B和4C，牺牲缓冲层109、硬掩模线105、有源部分AT的中心部分和器件隔离图案102可以利用掩模图案110作为蚀刻掩模来蚀刻。因此，每个有源部分AT的中心部分凹陷但是每个有源部分AT的两个边缘部分被掩模图案110保护。因而，有源部分AT的凹陷的中心部分A1的上表面低于有源部分AT的边缘部分A2的上表面。此时，有源部分AT的凹陷的中心部分A1的上表面高于栅凹槽107的底表面（例如，形成在有源部分AT中的栅凹槽107的底表面）。
另外，凹陷区RR可以利用掩模图案110通过蚀刻工艺形成。凹陷区RR可以包括分别暴露有源部分AT的凹陷的中心部分A1的第一区域和将第一区域彼此连接的第二区域。换句话说，凹陷区RR的第一区域可以通过第二区域彼此连接。此外，由于蚀刻工艺，硬掩模部105a可以分别形成在掩模图案110下面。换句话说，硬掩模线105的在有源部分AT的中心部分上的部分可以被去除，但是硬掩模部105a可以保留在掩模图案110下面。每个硬掩模线105可以通过蚀刻工艺分成多个硬掩模部105a。
如图4B（例如，沿线II-II’截取的截面图）所示，在有源部分AT的凹陷的中心部分A1两侧的被蚀刻的器件隔离图案102的上表面可以设置在与有源部分AT的凹陷的中心部分A1的上表面基本上相同的水平处。替代地，被蚀刻的器件隔离图案102的上表面可以低于有源部分AT的凹陷的中心部分A1的上表面。
被蚀刻的牺牲缓冲层109a可以保留在栅凹槽107中以保护栅凹槽107的内表面。
参照图5A、5B和5C，掩模图案110和牺牲缓冲层109a可以被去除以暴露栅凹槽107的内表面。另外，由于掩模图案110下面的牺牲缓冲层109a被去除，所以可以增加凹陷区RR的宽度。
掩模图案110可以通过灰化工艺去除。如上所述，由于牺牲缓冲层109a具有相对于基板100的蚀刻选择性，所以器件隔离图案102和硬掩模部105a、牺牲缓冲层109a可以被选择性地去除。牺牲缓冲层109a可以通过各向同性蚀刻工艺（例如，湿蚀刻工艺）去除。
如上所述，由于在栅凹槽107之间的有源部分AT的中心部分和硬掩模线105被部分地蚀刻，所以栅凹槽107的上部区域可以局部地连接到彼此。因此，可以降低栅凹槽107的高宽比。更具体地，有源部分AT的中心部分被凹陷以降低栅凹槽107的高宽比。
参照图6A、6B和6C，栅绝缘层112可以形成在栅凹槽107的内表面上。栅绝缘层112可以通过热氧化工艺、CVD工艺和/或原子层沉积（ALD）工艺形成。例如，栅绝缘层112可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）、氮氧化物（例如，硅氮氧化物）和/或高k电介质材料（例如绝缘金属氧化物诸如铪氧化物和/或铝氧化物）。
栅极导电层可以形成在具有栅绝缘层112的基板100上。栅极导电层可以填充栅凹槽107和凹陷区RR。栅极导电层可以被平坦化直到硬掩模部105a被暴露。栅极导电层的平坦化工艺可以通过化学机械抛光（CMP）工艺和/或回蚀刻工艺进行。平坦化的栅极导电层115可以填充栅凹槽107和凹陷区RR。平坦化的栅极导电层115可以包括掺杂的半导体材料（例如，掺杂的硅）、金属（例如，钨、钛和/或钽）、导电的金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一个。
参照图7A、7B和7C，平坦化的栅极导电层115可以凹陷以形成彼此分离的栅电极GE。平坦化的栅极导电层115可以通过回蚀刻工艺而凹陷。如图7B所示，栅电极GE的上表面可以低于有源部分AT的凹陷的中心部分A1的上表面。另外，栅电极GE的上表面可以低于构成凹陷区RR的底表面的一部分的被蚀刻的器件隔离图案102的上表面。
如上所述，有源部分AT的中心部分和硬掩模线105可以被部分地蚀刻。因此，栅凹槽107的高宽比降低，并且形成具有比栅凹槽107的宽度大的宽度的凹陷区RR。因而，平坦化的栅极导电层115的凹陷工艺的工艺容限增大，使得栅电极GE可以容易地彼此分离以实现具有优良可靠性的半导体器件。
第二导电类型的掺杂剂可以提供到栅电极GE两侧处的有源部分AT中，从而形成第一源/漏区域SD1和第二源/漏区域SD2。第一源/漏区域SD1可以形成在有源部分AT的凹陷中心部分A1中，第二源/漏区域SD2可以形成在有源部分AT的边缘部分A2中。第二导电类型的掺杂剂可以利用倾斜注入方法提供。第一源/漏区域SD1可以形成在每个有源部分AT的凹陷的中心部分A1中，一对第二源/漏区域SD2可以分别形成在每个有源部分AT的两个边缘部分A2中。
由于凹陷的中心部分A1的上表面低于边缘部分A2的上表面，所以第一源/漏区域SD1的上表面可以低于第二源/漏区域SD2的上表面。然而，第一和第二源/漏区域SD1和SD2的底表面可以设置在彼此基本上相同的水平处。第一和第二源/漏区域SD1和SD2的底表面可以设置在接近栅电极GE的上表面的水平处。
在其他的实施例中，第一和第二源/漏区域SD1和SD2可以在形成栅电极GE之前形成。例如，在限定有源部分AT之后，第二导电类型的掺杂剂可以供应到有源部分AT的上部中以形成掺杂区。此后，栅凹槽107可以形成在有源部分AT中以将掺杂区划分为第一和第二源/漏区域SD1和SD2。此时，栅凹槽107的底端低于掺杂区的底表面。
参照图8A、8B和8C，随后，栅极覆盖绝缘层可以形成在基板100上。栅极覆盖绝缘层可以通过CVD工艺和/或ALD工艺共形地形成在基板100上。栅极覆盖绝缘层可以包括氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
栅极覆盖绝缘层的厚度可以等于或大于栅凹槽107的宽度W的一半。因此，栅电极GE上的栅凹槽107可以用栅极覆盖绝缘层完全地填充。如上所述，凹陷区RR可以包括分别暴露凹陷的中心部分A1的第一区域和将第一区域彼此连接的第二区域。此时，栅极覆盖绝缘层可以完全地填充凹陷区RR的第二区域。
另一方面，栅极覆盖绝缘层可以部分地填充凹陷区RR的每个第一区域。如图8A和8B所示，凹陷区RR的第一区域可以包括在第一方向D1上的第一宽度Wa和在第二方向D2上的第二宽度Wb。在一些实施例中，凹陷区RR的第一区域的第一宽度Wa可以对应于在第一方向D1上彼此相邻的一对硬掩模部105a之间的距离，第一区域的第二宽度Wb可以对应于在第二方向D2上彼此相邻的一对硬掩模部105a之间的距离。此时，栅极覆盖绝缘层的厚度可以小于凹陷区RR的第一区域的第一和第二宽度Wa和Wb中的最小值的一半。例如，如果如图8A所示第一宽度Wa小于第二宽度Wb，则栅极覆盖绝缘层的厚度可以小于第一宽度Wa的一半。
栅极覆盖绝缘层可以被各向异性地蚀刻直到有源部分AT的凹陷的中心部分A1的上表面被暴露。因此，栅极覆盖图案120可以分别形成在栅电极GE上。另外，可以形成开口125以分别暴露有源部分AT的凹陷的中心部分A1。
栅极覆盖图案120可以分别从栅电极GE的上表面到凹陷的中心部分A1的上表面水平来填充栅凹槽107。另外，栅极覆盖图案120可以延伸到栅凹槽107外面使得栅极覆盖图案120的延伸部分可以连接到彼此而没有在其间的界面。栅极覆盖图案120的延伸部分可以沿硬掩模部105a的侧壁延伸从而连接到彼此而没有在其间的界面。另外，栅极覆盖图案120的被连接的延伸部分可以限定开口125。换句话说，开口125的侧壁可以由栅极覆盖图案120的延伸部分形成。
更详细地，栅极覆盖图案120的被连接的延伸部分填充凹陷区RR的第二区域。另外，栅极覆盖图案120的延伸部分分别限定凹陷区RR的第一区域中的开口125。由于栅极覆盖图案120的延伸部分填充凹陷区RR的第二区域，所以开口125彼此隔离。在平面图中，每个开口125可以具有封闭环形。如图8A和8C（例如，沿线IV-IV’截取的截面图）所示，栅极覆盖图案120的延伸部分的被连接部分可以对应于凹陷区RR的底表面的一部分设置在器件隔离图案102上。
开口125可以分别暴露形成在有源部分AT的凹陷的中心部分A1中的第一源/漏区域SD1。
参照图9A、9B和9C，接触导电层可以形成在基板100上以填充开口125。接触导电层可以被平坦化以在开口125中形成接触插塞130。接触插塞130可以包括掺杂的半导体材料（例如，掺杂的硅）、金属（例如，钨、钛和/或钽）、导电的金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一个。
接着，线导电层135可以形成在基板100上然后线覆盖绝缘层140可以形成在线导电层135上。线导电层135可以包括掺杂的半导体材料（例如，掺杂的硅）、金属（例如，钨、钛和/或钽）、导电的金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一个。线覆盖绝缘层140可以由用作硬掩模的绝缘材料形成。例如，线覆盖绝缘层140可以包括氮化物层（例如，硅氮化物层）和/或氮氧化物层（例如，硅氮氧化物层）。
线掩模图案145可以形成在线覆盖绝缘层140上。线掩模图案145可以跨过栅电极GE。线掩模图案145可以在第二方向D2上彼此平行地延伸。每个线掩模图案145可以设置在沿第二方向D2布置在一条线上的接触插塞130上方。
在一些实施例中，线掩模图案145的宽度可以小于接触插塞130在第一方向D1上的最大宽度。另外，线掩模图案145的宽度还可以小于接触插塞130在第一方向D1上的最小宽度，如图9A所示。然而，本发明构思不限于此。
参照图10A、10B和10C，线覆盖绝缘层140、线导电层135和接触插塞130可以利用线掩模图案145作为蚀刻掩模而被依次图案化，从而形成线图案150。每个线图案150可以包括顺序地堆叠的接触图案130a、导电线135a和线覆盖图案140。
在下文将描述利用线掩模图案145的图案化工艺的示例。线覆盖绝缘层140可以利用线掩模图案145作为蚀刻掩模来蚀刻，从而形成线覆盖图案140a。接着，线掩模图案145可以通过例如灰化工艺去除。此后，线导电层135和接触插塞130可以利用线覆盖图案140a作为蚀刻掩模而依次蚀刻，从而形成导电线135a和接触图案130a。然而，本发明构思不限于此。
每个线图案150可以包括在第二方向D2上布置在一条线上的接触图案130a、在接触图案130a上在第二方向D2上延伸的导电线135以及在导电线135a上在第二方向D2上延伸的线覆盖图案140a。在每个线图案150中，每个接触图案130a可以具有分别与导电线135a的两个侧壁对准的两个侧壁。
绝缘间隔物155可以分别形成在每个线图案150的两个侧壁上。绝缘间隔物155可以具有单层结构或多层结构。绝缘间隔物155可以由绝缘材料形成。例如，绝缘间隔物155可以由氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）形成。
参照图11A、11B和11C，填充层可以形成为填充基板100上的线图案150之间的空间。填充层可以被平坦化直到线图案150的上表面被暴露，从而形成填充线图案。每个填充线图案可以形成在彼此相邻的线图案150之间。填充线图案和线覆盖图案140可以被图案化以形成交叉线图案150的围栏凹槽。围栏凹槽可以在第一方向D1上延伸并可以分别交叠栅电极GE。围栏凹槽的底表面可以包括由线覆盖图案140a形成的第一部分和由栅极覆盖图案120形成的第二部分。此时，围栏凹槽的底表面的第一部分高于围栏凹槽的底表面的第二部分。围栏凹槽的底表面的第一部分高于导电线135a的上表面。由于围栏凹槽，每个填充线图案可以分成多个填充柱160。填充柱160彼此完全地分离。每个填充柱160可以交叠每个第二源/漏区域SD2的至少一部分。更详细地，每个填充柱160可以设置在每个第二源/漏区域SD2上的硬掩模部105a的至少一部分上。在一些实施例中，填充柱160还可以设置在栅极覆盖图案120的连接部分的至少一部分上，如图11C（例如，沿线IV-IV’截取的截面图）所示。
可以形成围栏绝缘层以填充围栏凹槽。围栏绝缘层可以被平坦化直到填充柱160的上表面被暴露，从而形成绝缘围栏165。绝缘围栏165可以分别交叠栅电极GE。绝缘围栏165的上表面可以与线覆盖图案140a的上表面基本上共平面。
填充柱160可以由相对于绝缘围栏165、绝缘间隔物155和线覆盖图案140a具有蚀刻选择性的材料形成。例如，填充柱160可以由氧化物（例如，硅氧化物）形成，绝缘围栏165可以由氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）形成。
此后，将参照图12A、12B和12C描述随后的工艺。参照图12A、12B和12C，填充柱160可以被去除以暴露第二源/漏区域SD2上的硬掩模部105a，然后暴露的硬掩模部105a可以被蚀刻以形成分别暴露第二源/漏区域SD2的埋入接触孔170。填充柱160可以通过各向异性蚀刻工艺和/或各向同性蚀刻工艺去除。填充柱160下面的硬掩模部105a可以通过各向异性蚀刻工艺去除。绝缘图案105b可以通过形成埋入的接触孔170而形成在线图案150之下。绝缘图案105b相应于在形成埋入的接触孔170之后硬掩模部的在线图案150下面的保留部分。
接下来，埋入的接触插塞175可以形成为分别填充埋入的接触孔170。埋入的接触插塞175可以分别连接到第二源/漏区域SD2。在一些实施例中，埋入的接触导电层可以形成为填充埋入的接触孔170，然后埋入的接触导电层可以被图案化以形成埋入的接触插塞175。因此，每个埋入的接触插塞175可以包括设置在埋入的接触孔170中的接触部分和在埋入的接触孔170外面从接触部分延伸的焊盘部分。埋入的接触插塞175可以包括掺杂的半导体材料（例如，掺杂的硅）、金属（例如，钨、钛和/或钽）、导电的金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一个。
接着，层间绝缘层180可以形成在基板100的整个表面上，然后导电插塞185可以形成为贯穿层间绝缘层180。导电插塞185可以分别连接到埋入的接触插塞175。数据存储部DS可以形成在层间绝缘层180上。数据存储部DS可以分别连接到导电插塞185。每个数据存储部DS可以通过导电插塞185和埋入的接触插塞175电连接到每个第二源/漏区域SD2。数据存储部DS可以具有各种形状中的一种。随后将更详细地描述数据存储部DS。
根据如上所述的制造半导体器件的方法，在利用硬掩模线105形成栅凹槽107之后，硬掩模线105的部分和有源部分AT的中心部分可以被蚀刻。因此，可以降低栅凹槽107的高宽比，并且具有宽的宽度的凹陷区RR可以形成在栅凹槽107上。因而，可以增加用于形成栅电极GE的栅极导电层115的凹陷工艺的工艺容限。因此，可以实现具有优良可靠性的高度集成的半导体器件。
另外，如果源/漏区域SD1和SD2在形成栅电极GE之后形成，则可以容易地进行用于源/漏区域SD1和SD2的掺杂剂的倾斜注入。
接下来，将参照图12A、12B和12C提及根据本实施例的半导体器件。为了说明的容易和方便，上述的描述将被省略或简要地提及。
图12A是示出根据本发明构思的一些实施例的半导体器件的平面图。图12B是沿图12A的线I-I’和II-II’截取的截面图。图12C是沿图12A的线III-III’和IV-IV’截取的截面图。
参照图12A、12B和12C，器件隔离图案102可以形成在基板100上/中以限定有源部分AT。有源部分AT可以如参照图1A、1B和1C所述地布置。
栅凹槽107可以形成在有源部分AT和器件隔离图案102中。栅凹槽107可以在第一方向D1上平行地延伸。一对栅凹槽107可以形成在每个单元有源部分AT中。有源部分AT在一对栅凹槽107之间的中心部分A1的上表面低于有源部分AT的两个边缘部分A2的上表面。一对栅凹槽107可以设置在有源部分AT的两个边缘部分A2之间。换句话说，每个栅凹槽107可以设置在有源部分AT的中心部分A1和每个边缘部分A2之间。
栅电极GE分别设置在栅凹槽107中。栅电极GE的上表面低于有源部分AT的中心部分A1的上表面。栅绝缘层112可以设置在栅凹槽107的内表面和栅电极GE之间。如图12B和12C所示，栅凹槽107的底表面可以包括由有源部分AT形成的第一部分和由器件隔离图案102形成的第二部分。此时，栅凹槽107的底表面的第二部分可以低于栅凹槽107的底表面的第一部分。因此，栅凹槽107之下的有源部分AT可以具有鳍形，栅电极GE可以覆盖鳍形的有源部分AT的两个侧壁。因而，由栅电极GE控制的沟道区可以由于栅凹槽107的两个内侧壁而在有限区域中具有增加的沟道长度，并且沟道区可以由于栅凹槽107下面的具有鳍形的有源部分AT而在有限区域中具有增加的沟道宽度。
第一源/漏区域SD1可以形成在每个有源部分AT的中心部分A1中，一对源/漏区域SD2可以分别形成在每个有源区域AT的两个边缘部分A2中。因此，第一源/漏区域SD1和第二源/漏区域SD2可以设置在每个栅电极GE的两侧处。由于有源部分AT的中心部分A1和边缘部分A2的形状，第一源/漏区域SD1的上表面低于第二源/漏区域SD2的上表面。第一和第二源/漏区域SD1和SD2的底表面可以设置在基本上相同的水平处。
栅极覆盖图案120可以填充每个栅电极GE上的每个栅凹槽107。栅电极GE上的栅极覆盖图案120可以延伸到栅凹槽107外面。栅极覆盖图案120的延伸部分连接到彼此而没有在其间的界面。栅极覆盖图案120的延伸部分的连接部分可以设置在栅凹槽107之间的器件隔离图案102上。此时，在栅极覆盖图案120的延伸部分的连接部分之下的器件隔离图案102的上表面可以设置在基本上等于或低于有源部分AT的中心部分A1的上表面的水平处。
栅极覆盖图案120的延伸部分连接到彼此而没有其间的界面，从而构成一个结合体。栅极覆盖图案120的连接到彼此的延伸部分定义为一个结合体延伸部。如图12A和12B所示，栅极覆盖图案120的该一个结合体延伸部可以限定分别暴露第一源/漏区域SD1的开口125。换句话说，开口125的内侧壁可以由栅极覆盖图案120的一个结合体延伸部形成。开口125可以彼此完全地分离。具有一个结合体延伸部的栅极覆盖图案120在图8A、8B和8C中更详细地示出。每个开口125可以具有孔形状。如图12B所示，栅极覆盖图案120的一个结合体延伸部的顶端高于有源部分AT的边缘部分A2的上表面。
如图12B所示，栅极覆盖图案120的延伸部分的宽度可以小于栅极覆盖图案120的覆盖部分的宽度。栅极覆盖图案120的覆盖部分设置在栅凹槽107中以覆盖栅电极GE。
线图案150可以跨过栅电极GE。线图案150可以在第二方向D2上平行地延伸。每个线图案150可以电连接到在第二方向D2上布置在一条线上的第一源/漏区域SD1。更详细地，线图案150可以包括在第二方向D2上延伸的导电线135a和在导电线135a上的线覆盖图案140a。导电线135a可以电连接到第一源/漏区域SD1。每个线图案150还可以包括多个接触图案130a。每个线图案150的接触图案130a可以设置在沿第二方向D2布置的开口125中以分别电连接到第一源/漏区域SD1。导电线135a设置在沿第二方向D2布置的接触图案130a上。导电图案135a可以通过接触图案130a电连接到第一源/漏区域SD1。接触图案130a具有分别与导电线135a的两个侧壁对准的两个侧壁。在一些实施例中，接触图案130a在第一方向D1上的宽度可以小于开口125在第一方向D1上的宽度。
绝缘图案105b可以设置在每个线图案150和基板100之间。绝缘图案105b可以设置在器件隔离图案102上。每个绝缘图案105b设置在彼此相邻的接触图案130a之间。每个线图案150下面的绝缘图案105b和每个线图案150的接触图案130a可以在第二方向D2上交替地布置。
如图12B所示，栅极覆盖图案120的延伸部分（即，限定开口125的部分）可以设置在彼此相邻的绝缘图案105b和接触图案130a之间。绝缘图案105b的上表面可以设置在与栅极覆盖图案120的延伸部分的顶端基本上相同的水平处。
绝缘图案105b下面的器件隔离图案102的上表面高于在栅极覆盖图案120的一个结合体延伸部下面的器件隔离图案102的上表面。在一些实施例中，绝缘图案105b下面的器件隔离图案102的上表面可以设置在与有源部分AT的边缘部分A2的上表面基本上相同的水平处。
埋入的接触插塞175可以设置在线图案150之间，从而分别连接到第二源/漏区域SD2。埋入的接触插塞175彼此间隔开。绝缘间隔物155设置在线图案150的侧壁和埋入的接触插塞175之间。绝缘间隔物155可以沿线图案150延伸。在一些实施例中，绝缘围栏165可以交叉线图案150。绝缘围栏165可以分别交叠栅电极GE。每个绝缘围栏165可以与线图案150之间的栅电极GE上的栅极覆盖图案120接触。因此，埋入的接触孔170可以限定在彼此相邻的绝缘围栏165之间以及在彼此相邻的线图案150之间。埋入的接触插塞175可以设置在埋入的接触孔170中以连接到第二源/漏区域SD2。在一些实施例中，埋入的接触插塞175可以包括设置在埋入的接触孔170中的接触部分和在埋入的接触孔170外面从接触部分延伸的焊盘部分。然而，本发明构思不限于此。在其他的实施例中，埋入的接触插塞175可以限制地设置在埋入的接触孔170中。
层间绝缘层180可以覆盖线图案150、绝缘围栏165和埋入的接触插塞175。导电插塞185可以贯穿层间绝缘层180以分别连接到埋入的接触插塞175。数据存储部DS可以设置在层间绝缘层180上以分别连接到导电插塞185。数据存储部DS可以通过导电插塞185和埋入的接触插塞175电连接到第二源/漏区域SD2。
在一些实施例中，导电插塞185可以被省略。在这种情况下，层间绝缘层180可以被平坦化直到埋入的接触插塞175的焊盘部分被暴露，数据存储部DS可以与埋入的接触插塞175的焊盘部分直接接触。
数据存储部DS可以为各种形状中的一种。将参照图13A和13B描述数据存储部DS的示例。
图13A是沿图12A的线II-II’截取的截面图，用于示出根据本发明构思的实施例的半导体器件中包括的数据存储部的示例。
参照图13A，根据本示例的数据存储部DSa可以实现为电容器。例如，数据存储部DSa可以包括下电极BE、上电极TE以及设置在下电极BE和上电极TE之间的电容器电介质层DE。多个下电极BE可以分别连接到导电插塞185。上电极TE可以覆盖多个下电极BE的表面使电容器电介质层DE在两者之间。在一些实施例中，下电极BE可以具有中空的圆柱形形状。
在本示例中，线图案150的导电线135a可以相应于位线。
图13B是沿图12A的线II-II’截取的截面图，用于示出根据本发明构思的实施例的半导体器件中包括的数据存储部的另一示例。
参照图13B，根据本示例的数据存储部DSb可以包括可变电阻器。可变电阻器可以通过编程操作改变为具有彼此不同的电阻值的多个状态中的一个。
在一些实施例中，可变电阻器可以包括利用磁化方向的磁隧道结（MTJ）图案。MTJ图案可以包括参考磁图案、自由磁图案以及设置在参考磁图案和自由磁图案之间的隧道阻挡层。参考磁图案可以具有固定在一个方向上的磁化方向。自由磁图案可以具有可反转的磁化方向。换句话说，自由磁图案的磁化方向可以通过编程操作改变为平行或反平行于参考磁图案的固定磁化方向的方向。参考磁图案和自由磁图案的磁化方向可以垂直于或平行于自由磁图案的与隧道阻挡层接触的一个表面。
在其他的实施例中，可变电阻器可以包括相变材料。相变材料可以根据通过编程操作供应的热的温度和/或供应时间而转变为非晶态或结晶态。非晶相变材料可以具有大于结晶相变材料的电阻值。例如，相变材料可以是包括硫族化物元素（例如，碲（Te）和硒（Se））中的至少一种的化合物。
在另一些实施例中，可变电阻器可以包括过渡金属氧化物。由于编程操作，电路径可以产生在过渡金属氧化物中，或者过渡金属氧化物中的电路径可以消失。如果电路径产生，则过渡金属氧化物具有低的电阻值。如果电路径消失，则过渡金属氧化物具有高的电阻值。
上层间绝缘层190可以填充包括可变电阻器的数据存储部DSb之间的空间。上部线195可以连接到数据存储部DSb。上部线195可以跨过图12A至12C的栅电极GE。在本示例中，上部线195可以相应于位线，线图案150的导电线135a可以相应于源极线。
[第二实施例]
在本实施例中，如上述实施例中描述的相同元件将通过相同的附图标记或相同的参考指示符来指示。为了说明的容易和方便，与上述实施例相同的元件的描述将被省略或简要地提及。也就是说，在下文将主要地描述本实施例和上述的实施例之间的差异。
图14A至18A是示出根据本发明构思的其他的实施例的制造半导体器件的方法的平面图。图14B至18B是分别沿图14A至18A的线I-I’和II-II’截取的截面图。图14C至18C是分别沿图14A至18A的线III-III’和IV-IV’截取的截面图。根据本实施例的制造半导体器件的方法可以包括参照图1A至7A、1B至7B和1C至7C描述的工艺。
参照图7A、7B、7C、14A、14B和14C，栅极覆盖绝缘层可以形成在具有栅电极GE和源/漏区域SD1和SD2的基板100上。此时，栅极覆盖绝缘层可以完全地填充栅电极GE上的凹陷区RR和栅凹槽107。接着，栅极覆盖绝缘层可以被平坦化直到硬掩模部105a被暴露。平坦化的栅极覆盖绝缘层120a可以完全地填充栅电极GE上的凹陷区RR和栅凹槽107。平坦化的栅极覆盖绝缘层120a的上表面可以基本上与硬掩模部105a的上表面共平面。平坦化的栅极覆盖绝缘层120a可以包括氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮化物）。
下导电层200可以形成在基板100的整个表面上。例如，下导电层200可以包括用掺杂剂（例如，掺杂的硅）掺杂的半导体材料。然而，本发明构思不限于此。下导电层200可以由另外的导电材料形成。
缓冲硬掩模层202可以形成在下导电层200上。缓冲硬掩模层202可以由氧化物（例如，硅氧化物）形成。
参照图15A、15B和15C，掩模图案205可以形成在缓冲硬掩模层202上。掩模图案205分别覆盖硬掩模部105a。此时，掩模图案205不覆盖有源部分AT的包括第一源/漏区域SD1的中心部分A1。掩模图案205可以具有彼此间隔开的岛形。
在第一方向D1上，掩模图案205的第一宽度可以大于硬掩模部105a的第一宽度。同样地，在第二方向D2上，掩模图案205的第二宽度可以大于硬掩模部105a的第二宽度。因此，掩模图案205还可以覆盖平坦化的栅极覆盖绝缘层120a的围绕硬掩模部105a的部分。
如图15A所示，栅电极GE上的掩模图案205之间的距离可以小于分别直接设置在有源部分AT的中心部分A1的两侧的掩模图案205之间的距离。
掩模图案205可以包括通过旋涂方法形成的硅氧化物、等离子体硅氧化物和/或光致抗蚀剂。
参照图16A、16B和16C，缓冲硬掩模层202、下导电层200和平坦化的栅极覆盖绝缘层120a可以利用掩模图案205作为蚀刻掩模被依次蚀刻以形成分别暴露有源部分AT的凹陷的中心部分A1（即，第一源/漏区域SD1）的开口210。另外，栅极覆盖图案120c可以形成在栅电极GE上。此时，凹入区210p可以由于彼此完全地间隔开的掩模图案205而形成在每个栅电极GE上的栅极覆盖图案120c中。开口210可以通过凹入区210p连接到彼此。
凹入区210p的宽度可以小于开口210的最小宽度。因此，通过利用掩模图案205的蚀刻工艺的负载效应（loading effect），凹入区210p的深度可以小于开口210的深度。换句话说，凹入区210p的底端可以比开口210的底端高。
开口210、凹入区210p和栅极覆盖图案120c可以基本上同时形成。栅极覆盖图案120c分别填充栅电极GE上的栅凹槽107。另外，栅极覆盖图案120c延伸到栅凹槽107外面以连接到彼此而在其间没有界面。栅极覆盖图案120c的被连接的延伸部分构成一个结合体延伸部。栅极覆盖图案120c的该一个结合体延伸部限定开口210和凹入区210p。换句话说，开口210和凹入区210p可以形成在栅极覆盖图案120c的一个结合体延伸部中。栅极覆盖图案120c的一个结合体延伸部围绕掩模图案205下面的硬掩模部105a的侧壁。如图15A至15C和16A至16C所示，栅极覆盖图案120c相应于平坦化的栅极覆盖绝缘层120a的部分。
另外，下导电图案200a和缓冲硬掩模图案202a可以通过利用掩模图案205的蚀刻工艺而形成在每个掩模图案205之下。由于掩模图案205的形状，下导电图案200a和缓冲硬掩模图案202a可以具有隔离的形状。
参照图17A、17B和17C，掩模图案205可以被去除以暴露缓冲硬掩模图案202a。接着，接触导电层可以形成在基板100上以填充开口210和凹入区210p。接触导电层可以被蚀刻直到缓冲硬掩模图案202被暴露。如图17B和17C所示，平坦化的接触导电层215的上表面可以低于缓冲硬掩模图案202a的上表面。平坦化的接触导电层215可以连接到第一源/漏区域SD1。平坦化的接触导电层215可以与下导电图案200a的侧壁接触。平坦化的接触导电层215可以由掺杂半导体材料（例如，掺杂硅）形成。然而，本发明构思不限于此。平坦化的接触导电层215可以由另外的导电材料形成。
参照图18A、18B和18C，缓冲硬掩模图案202a可以被去除以暴露下导电图案200a。平坦化的接触导电层215的上表面可以与下导电图案200a的上表面基本上共平面。
上导电层220可以形成在下导电图案220a和平坦化的接触导电层215上。上导电层220可以与下导电图案220a和平坦化的接触导电层215接触。上导电层220可以包括金属（例如，钨、铝、钛和/或钽）、导电的金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一个。
线覆盖绝缘层140可以形成在上导电层220上。线覆盖绝缘层140可以由氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）形成。
线掩模图案145可以形成在线覆盖绝缘层140上。线掩模图案145可以在第二方向D2上延伸以跨过栅电极GE。每个线掩模图案145可以设置在沿第二方向D2布置在一条线上的第一源/漏区域SD1上方。在第一方向D1上，线掩模图案145的宽度可以小于开口210的宽度。
随后的工艺将参照图19A、19B和19C描述。参照图19A、19B和19C，线覆盖绝缘层140、上导电层220、下导电图案200a和平坦化的接触导电层215可以利用线掩模图案145图案化以形成线图案150a。
每个线图案150a可以包括接触图案215a、下导电部200b、导电线220a和线覆盖图案140a。线图案150a的接触图案215a和下导电部200b可以在第二方向D2上交替地布置并彼此接触。导电线220a可以在第二方向D2上延伸并可以设置在接触图案215a和下导电部200b上。线覆盖图案140a可以设置在导电线220a上。下导电部200b可以具有与导电线220a的两个侧壁分别对准的两个侧壁。同样地，接触图案215a可以具有与导电线220a的两个侧壁分别对准的两个侧壁。
接触图案215a可以分别设置在开口210中。接触图案215a可以分别连接到第一源/漏区域SD1。填充凹入区210p的平坦化的接触导电层215利用线掩模图案145通过蚀刻工艺去除。因此，接触图案215a彼此完全地分离。接触图案215a在第一方向D1上的宽度可以小于开口210在第一方向D1上的宽度。
在下文将描述利用线掩模图案145的图案化工艺的示例。线覆盖绝缘层140可以利用线掩模图案145作为蚀刻掩模来蚀刻，从而形成线覆盖图案140a。上导电层220、下导电图案200a和平坦化的接触导电层215可以利用线覆盖图案140a作为蚀刻掩模而蚀刻，从而形成线图案150a。线掩模图案145可以在形成线覆盖图案140a之后或在形成线图案150a之后被去除。
接着，绝缘间隔物层可以共形地形成在基板100上。此时，绝缘间隔物层可以填充凹入区210p。绝缘间隔物层可以被各向异性地蚀刻以分别在每个线图案150a的两个侧壁上形成绝缘间隔物155。此时，绝缘间隔物层的残余物155a可以保留在凹入区210p中。绝缘间隔物层可以由氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）形成。尽管绝缘间隔物层和栅极覆盖图案120c都由硅氮化物形成，但是在绝缘间隔物层的残余物155a和栅极覆盖图案120c之间可以存在并清楚地示出界面。凹入区210p的接触残余物155a的内表面可以相应于残余物155a和栅极覆盖图案120c的界面。也就是说，该界面可以存于在凹入区210p的内表面和残余物155a之间。绝缘间隔物155可以填充接触图案215a的侧壁和开口210的侧壁之间的空间。
接下来，可以进行参照图11A至11C和12A至12C描述的工艺。因此，埋入的接触孔170可以利用绝缘围栏165和填充柱160形成。当形成埋入的接触孔170时，硬掩模部105可以被蚀刻以形成在下导电部200b之下的绝缘图案105b。埋入的接触插塞175可以形成为分别填充埋入的接触孔170。可以形成层间绝缘层180、导电插塞185和数据存储部DS。数据存储部DS可以通过导电插塞185和埋入的接触插塞175分别电连接到形成在有源部分AT的边缘部分A2中的第二源/漏区域SD2。因此，可以实现图19A至19C中示出的半导体器件。
接下来，将参照图19A至19C描述根据本实施例的半导体器件。为了说明的容易和方便，上述的描述将被省略或简要地提及。也就是说，将主要地描述半导体器件的特征。
图19A是示出根据本发明构思的其他的实施例的半导体器件的平面图。图19B是沿图19A的线I-I’和II-II’截取的截面图。图19C是沿图19A的线III-III’和IV-IV’截取的截面图。
再次参照图19A、19B和19C，如上述实施例（例如，第一实施例）所述，栅凹槽107跨过基板100的有源部分AT和器件隔离图案102。栅电极GE分别设置在栅凹槽107中。栅电极GE的上表面低于有源部分AT的凹陷的中心部分A1的上表面。有源部分AT的凹陷的中心部分A1低于有源部分AT的边缘部分A2的上表面。
栅极覆盖图案120c可以分别填充栅电极GE上的栅凹槽107。栅极覆盖图案120c可以延伸到栅凹槽107外面以连接到彼此而在其间没有界面。因此，栅极覆盖图案120c的被连接的延伸部分可以构成一个结合体延伸部。如图19C所示，栅极覆盖图案120c的延伸部分的连接部分可以设置在栅凹槽107之间的器件隔离图案102上。在栅极覆盖图案120c的连接部分下面的器件隔离图案102的上表面低于有源部分AT的边缘部分A2的上表面。
栅极覆盖图案120c的一个结合体延伸部可以限定开口210，开口210分别暴露形成在有源部分AT的凹陷的中心部分A1中的第一源/漏区域。栅极覆盖图案120c的一个结合体延伸部的顶端高于有源部分AT的边缘部分A2的上表面。栅极覆盖图案120及其一个结合体延伸部在图16A、16B和16C中更详细地示出。
凹入区210p可以形成在栅电极GE上的栅极覆盖图案120c中。凹入区210p可以横向地连接到开口210。开口210可以通过凹入区210p连接到彼此。在一些实施例中，凹入区210p的底表面可以高于开口210的底表面。
线图案150a可以设置在基板100上。线图案150a可以在第二方向D2上延伸。每个线图案150a可以电连接到在第二方向D2上布置在一条线上的第一源/漏区域SD1。绝缘间隔物155可以分别设置在每个线图案150a的两个侧壁上。
每个线图案150a的接触图案215a可以分别设置于在第二方向D2上布置在一条线上的开口210中。接触图案215a在第一方向D1上的宽度可以小于开口210在第一方向D1上的宽度。绝缘物155a可以分别填充凹入区210p。绝缘物155a可以使接触图案215a彼此电分离。绝缘物155a由与绝缘间隔物155相同的材料形成。
绝缘图案105b可以设置在线图案150a的每个下导电部200b和器件隔离图案102之间。栅极覆盖图案120c的一个结合体延伸部的顶端可以设置在与绝缘图案105b的上表面基本上相同的水平处。接触图案215a的上表面高于绝缘图案105b的上表面。
根据本实施例的半导体器件的其他元件可以与上述实施例（即，第一实施例）的对应元件相同或相似。图19A至19C的数据存储部DS可以实现为图13A的数据存储部DSa或图13B的数据存储部DSb。
[第三实施例]
在本实施例中，如上述实施例（例如，第二实施例）中描述的相同元件将通过相同的附图标记或相同的参考指示符来指示。为了说明的容易和方便，与上述实施例（例如，第二实施例）相同的元件的描述将被省略或简要地提及。也就是说，在下文将主要地描述本实施例和上述的实施例（例如，第二实施例）之间的差异。
图20A至23A是示出根据本发明构思的另一些实施例的制造半导体器件的方法的平面图。图20B至23B是分别沿图20A至23A的线I-I’和II-II’截取的截面图。图20C至23C是分别沿图20A至23A的线III-III’和IV-IV’截取的截面图。根据本实施例的制造半导体器件的方法可以包括在第二实施例中参照图14A、14B和14C描述的工艺。
参照图14A、14B、14C、20A、20B和20C，掩模层300可以形成在缓冲硬掩模层202上。掩模层300可以被图案化以形成分别暴露部分的缓冲硬掩模层202的掩模孔305。掩模孔305可以分别交叠第一源/漏区域SD1。掩模孔305彼此完全地间隔开。换句话说，每个掩模孔305可以在平面图中具有封闭环形。掩模层300可以由与图15A至15C的掩模图案205相同的材料形成。
参照图21A、21B和21C，缓冲硬掩模层202、下导电层200和平坦化的栅极覆盖绝缘层120a可以利用具有掩模孔305的掩模层300作为蚀刻掩模而被依次蚀刻，从而形成分别暴露第一源/漏区域SD1（即，有源部分AT的凹陷的中心部分A1）的开口310。此时，可以形成栅极覆盖图案120k。栅极覆盖图案120k可以分别填充栅电极GE上的栅凹槽107。另外，栅极覆盖图案120k可以延伸到栅凹槽107外面从而连接到彼此而在其间没有界面。栅极覆盖图案120k的延伸部分可以构成一个结合体延伸部。栅极覆盖图案120k的一个结合体延伸部可以限定开口310。
在本实施例中，由于具有掩模孔305的掩模层300的形状，没有形成第二实施例的凹入区210p。换句话说，开口310可以彼此完全地分离。掩模层300可以在形成开口310之后去除。
参照图22A、22B和22C，接触导电层可以形成为填充开口310，然后接触导电层可以被蚀刻以形成分别填充开口310的接触插塞315。接触插塞315可以分别连接到第一源/漏区域SD1。接触插塞315的侧壁的上部可以与下导电层200接触。接触插塞315可以由与第二实施例的平坦化的接触导电层215相同的材料形成。接下来，可以去除缓冲硬掩模层202。在去除缓冲硬掩模层202之前或之后，接触插塞315的上表面可以与下导电层200的上表面基本上共平面。
参照图23A、23B和23C，接着，可以形成图18A至18C的上导电层220、线覆盖绝缘层140和线掩模图案145。线覆盖绝缘层140、上导电层220、下导电层200和接触插塞315可以利用线掩模图案145而被图案化以形成线图案150a’。
每个线图案150a’可以包括下导电部200b’、接触图案315a、导电线220a和线覆盖图案140a。每个线图案150a’的下导电部200b’和接触图案315a可以在第二方向D2上交替地布置。下导电部200b’可以与接触图案315a接触。导电线220a可以设置在下导电部200b’和接触图案315a上并可以在第二方向D2上延伸。线覆盖图案140a可以设置在导电线220a上并可以在第二方向D2上延伸。
接触图案315a可以具有分别与导电线220a的两个侧壁对准的两个侧壁。另外，下导电部200b’也可以具有分别与导电线220a的两个侧壁对准的两个侧壁。接触图案315a在第一方向D1上的宽度可以小于开口310在第一方向D1上的宽度。由于掩模孔305的形状，接触图案315a的与下导电部200b’接触的侧壁可以在平面图中朝向下导电部200b’凸起。
随后的工艺将参照图24A、24B和24C描述。参照图24A至24C，绝缘间隔物155可以分别形成在每个线图案150a’的两个侧壁上。绝缘间隔物155可以填充开口310和接触图案315a之间的空间。
接下来，可以进行参照图11A至11C和图12A至12C描述的工艺以形成绝缘围栏165、埋入的接触孔170、分别连接到第二源/漏区域SD2的埋入的接触插塞175、层间绝缘层180和导电插塞185。接着，图13A的数据存储部DSa可以形成在层间绝缘层180上。因此，可以实现图24A至24C的半导体器件。在其他的实施例中，图13B的数据存储部DSb可以用图24A至24C的数据存储部DSa代替。
接下来，将参照图24A至24C描述根据本实施例的半导体器件。为了说明的容易和方便，上述的描述将被省略或简要地提及。
图24A是示出根据本发明构思的另一些实施例的半导体器件的平面图。图24B是沿图24A的线I-I’和II-II’截取的截面图。图24C是沿图24A的线III-III’和IV-IV’截取的截面图。
参照图24A、24B和24C，栅极覆盖图案120k分别填充栅电极GE上的栅凹槽107。栅极覆盖图案120k可以延伸到栅凹槽107外面从而连接到彼此而在其间没有界面。栅极覆盖图案120k的被连接的延伸部分可以构成一个结合体延伸部。栅极覆盖图案120k的一个结合体延伸部可以限定分别暴露第一源/漏区域SD1的开口310。第二实施例的凹入区210p没有形成在栅极覆盖图案120k中。开口310彼此完全地分离。栅极覆盖图案120k的延伸部分顶端高于有源部分AT的边缘部分A2的上表面。
线图案150a’可以设置在基板100上。每个线图案150a’可以包括接触图案315a，接触图案315a分别设置在沿第二方向D2布置的开口310中。每个线图案150a’的导电线220a可以通过第一接触图案315a电连接到第一源/漏区域SD1。
栅极覆盖图案120k的延伸部分的顶端可以设置在与绝缘图案105b的上表面基本上相同的水平处，该绝缘图案105b设置在线图案150a’的下导电部200b’和器件隔离图案102之间。
根据本实施例的半导体器件的其他元件可以与如上所述的第一和第二实施例的对应元件相同或相似。
在上述的实施例中的半导体器件可以利用各种封装技术封装。例如，根据上述实施例的半导体器件可以使用层叠封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装（die in waffle pack）技术、晶圆形式管芯封装（die in wafer form）技术、板上芯片（COB）技术、陶瓷双列直插封装（CERDIP）技术、塑料公制四方扁平封装（MQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOP）技术、缩小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、薄四方扁平封装技术（TQFP）、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造封装（wafer-levelfabricated package，WFP）技术和晶圆级处理堆叠封装（WSP）技术中的任一种来封装。
其中安装有根据以上实施例之一的半导体器件的封装还可以包括控制根据本发明构思的实施例的半导体器件的至少一个器件（例如，控制器和/或逻辑器件）。
图25是示出包括根据本发明构思实施例的半导体器件的电子系统的示例的示意方框图。
参照图25，根据本发明构思的实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相当于电信号通过其传输的路径。
控制器1110可以包括以下至少一个：微处理器、数字信号处理器、微型控制器或具有与微处理器、数字信号处理器和微型控制器中的任一个类似的功能的其他逻辑器件。I/O单元1120可以包括键区、键盘和/或显示单元。存储器件1130可以储存数据和/或命令。存储器件1130可以包括根据上述实施例的半导体器件中的至少一种。接口单元1140可以发送电数据到通信网络或可以从通信网络接收电数据。接口单元1140可以被无线地操作或通过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管在附图中没有示出，但电子系统1100还可以包括快速DRAM器件和/或快速SRAM器件，其用作改善控制器1110的操作的高速缓冲存储器。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或其他电子产品。其他的电子产品可以无线地接收或发送信息数据。
图26是示出包括根据本发明构思实施例的半导体器件的存储卡的示例的示意性方框图。
参照图26，根据本发明构思的实施例的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据如上所述的实施例的半导体器件中的至少一个。存储卡1200可以包括控制主机和存储器件1210之间的数据通信的存储器控制器1220。
存储器控制器1220可以包括控制存储卡1200的整体操作的中央处理单元（CPU）1222。此外，存储器控制器1220可以包括用作CPU1222的操作存储器的SRAM器件1221。此外，存储器控制器1220还可以包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以配置为包括存储卡1200和主机之间的数据通信协议。存储接口单元1225可以将存储器控制器1220连接到存储器件1210。存储器控制器1220还可以包括错误检查和校正（ECC）模块1224。ECC模块1224可以检测并校正从存储器件1210读出的数据的错误。尽管没有在附图中示出，但是存储卡1200还可以包括存储代码数据以与主机对接的只读存储器（ROM）器件。存储卡1200可以用作便携式数据存储卡。备选地，存储卡1200可以实现为用作计算机系统的硬盘的固态盘（SSD）。
如上所述，在形成凹槽之后，硬掩模线和基板在凹槽之间的部分被依次蚀刻。因此，可以降低凹槽的高宽比以改善蚀刻填充凹槽的导电层的工艺的工艺容限。因而，可以实现具有优良的可靠性的高度集成的半导体器件。
虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员将明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应当理解，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由以下权利要求及其等同物的最宽可允许解释来确定，而不应被以上描述限制或限定。
本申请要求于2013年1月24日提交的韩国专利申请No.10-2013-0008125的优先权，其全部内容通过引用结合于此。

Claims (31)

1.一种制造半导体器件的方法，包括：
在基板上形成彼此平行的硬掩模线；
蚀刻所述硬掩模线之间的所述基板以形成凹槽；
依次蚀刻所述硬掩模线在所述凹槽之间的部分和所述基板在所述凹槽之间的部分，其中所述基板在所述凹槽之间的被蚀刻部分的上表面比所述凹槽的底表面高；
形成填充所述凹槽的导电层；以及
蚀刻所述导电层以分别在所述凹槽中形成导电图案。
2.如权利要求1所述的方法，其中所述导电图案的上表面低于所述基板在所述凹槽之间的被蚀刻部分的上表面。
3.如权利要求2所述的方法，还包括：
在所述导电图案上形成填充所述凹槽的覆盖绝缘层。
4.一种制造半导体器件的方法，该方法包括：
在基板上形成平行于一个方向的硬掩模线；
利用所述硬掩模线作为蚀刻掩模蚀刻所述基板以形成栅凹槽；
依次蚀刻所述硬掩模线在所述栅凹槽之间的部分和所述基板在所述栅凹槽之间的部分，其中所述基板在所述栅凹槽之间的被蚀刻部分的上表面高于所述栅凹槽的底表面；
在每个所述栅凹槽的内表面上形成栅绝缘层；
形成填充所述栅凹槽的栅极导电层；以及
蚀刻所述栅极导电层以分别在所述栅凹槽中形成栅电极，
其中所述栅电极的上表面低于所述基板在所述栅凹槽之间的被蚀刻部分的上表面。
5.如权利要求4所述的方法，还包括：
在形成所述硬掩模线之前，在所述基板中形成器件隔离图案以限定有源部分，
其中一对栅凹槽跨过所述有源部分；
其中依次蚀刻所述硬掩模线的部分和所述基板的部分包括：依次蚀刻在一对栅凹槽之间的所述硬掩模线的部分和所述有源部分的中心部分；以及
其中所述有源部分的被蚀刻的中心部分是所述基板在所述栅凹槽之间的被蚀刻部分。
6.如权利要求5所述的方法，其中依次蚀刻所述硬掩模线的部分和所述有源部分的中心部分包括：
在所述基板上形成填充所述栅凹槽的牺牲缓冲层；
在所述牺牲缓冲层上形成彼此间隔开的掩模图案，其中所述掩模图案覆盖所述硬掩模线的覆盖所述有源部分的两个边缘部分的部分以及所述硬掩模线的设置在所述有源部分的中心部分在所述一个方向的两侧的部分；
利用所述掩模图案作为蚀刻掩模依次蚀刻所述牺牲缓冲层、所述硬掩模线和所述有源部分的中心部分；以及
去除所述掩模图案和所述牺牲缓冲层。
7.如权利要求5所述的方法，还包括：
在形成所述栅电极之后在所述基板上共形地形成栅极覆盖绝缘层；以及
各向异性地蚀刻所述栅极覆盖绝缘层以形成暴露所述有源部分的被蚀刻的中心部分的开口。
8.如权利要求7所述的方法，其中所述栅极覆盖绝缘层的厚度等于或大于所述栅凹槽的宽度的一半；
其中所述栅极覆盖绝缘层的厚度小于覆盖所述有源部分的两个边缘部分的所述硬掩模线之间的距离的一半；以及
其中所述栅极覆盖绝缘层的厚度小于所述硬掩模线的保留在一对栅凹槽之间的所述有源部分的中心部分的两侧处的部分之间的距离的一半。
9.如权利要求7所述的方法，还包括：
形成填充所述开口的接触插塞；
在所述基板上顺序地形成线导电层和线覆盖绝缘层；以及
依次图案化所述线覆盖绝缘层、所述线导电层和所述接触插塞以形成跨过所述栅电极的线图案。
10.如权利要求5所述的方法，还包括：
形成完全地填充所述栅电极上的栅凹槽和所述有源部分的被蚀刻的中心部分上的凹陷区的栅极覆盖绝缘层；以及
平坦化所述栅极覆盖绝缘层直到所述硬掩模线的保留部分被暴露。
11.如权利要求10所述的方法，还包括：
在具有所述平坦化的栅极覆盖绝缘层的所述基板上形成下导电层；
在所述下导电层上形成彼此间隔开的掩模图案，所述掩模图案分别覆盖所述硬掩模线的保留部分；
利用所述掩模图案作为蚀刻掩模来蚀刻所述下导电层和所述平坦化的栅极覆盖绝缘层以形成暴露所述有源部分的被蚀刻的中心部分的开口、所述栅电极上的所述栅极覆盖绝缘层中的凹入区以及下导电图案；以及
去除所述掩模图案。
12.如权利要求11所述的方法，还包括：
形成填充所述开口和所述凹入区的接触导电层；
平坦化所述接触导电层；
在所述平坦化的接触导电层和所述下导电图案上顺序地形成上导电层和线覆盖绝缘层；以及
图案化所述线覆盖绝缘层、所述上导电层、所述平坦化的接触导电层和所述下导电图案以形成线图案并去除设置在所述凹入区中的所述平坦化的接触导电层。
13.如权利要求12所述的方法，还包括：
在所述基板上共形地形成绝缘间隔物层；以及
各向异性地蚀刻所述绝缘间隔物层以分别在所述线图案的两个侧壁上形成绝缘间隔物，
其中部分的所述绝缘间隔物层在形成所述绝缘间隔物之后保留在所述凹入区中。
14.如权利要求10所述的方法，还包括：
在具有所述平坦化的栅极覆盖绝缘层的所述基板上形成下导电层；
在所述下导电层上形成具有掩模孔的掩模层，所述掩模孔交叠所述有源部分的被蚀刻的中心部分；
利用所述掩模层作为蚀刻掩模来蚀刻所述下导电层和所述平坦化的栅极覆盖绝缘层以形成暴露所述有源部分的被蚀刻的中心部分的开口；以及
去除所述掩模层。
15.如权利要求14所述的方法，还包括：
形成填充所述开口的接触插塞；
在所述基板上顺序地形成上导电层和线覆盖绝缘层；以及
图案化所述线覆盖绝缘层、所述上导电层、所述接触插塞和所述下导电层以形成线图案。
16.如权利要求5所述的方法，还包括：
在所述有源部分的被蚀刻的中心部分中形成第一源/漏区域以及在所述有源部分的边缘部分中形成第二源/漏区域；以及
形成电连接到所述第二源/漏区域的数据存储部。
17.一种半导体器件，包括：
器件隔离图案，设置在基板中以限定有源部分；
一对栅电极，分别设置在跨过所述有源部分的一对栅凹槽中，其中所述有源部分在所述一对栅凹槽之间的中心部分的上表面低于所述有源部分的两个边缘部分的上表面，并且其中所述栅电极的上表面低于所述有源部分的中心部分的上表面；
栅绝缘层，设置在每个所述栅凹槽的内表面和每个所述栅电极之间；以及
栅极覆盖图案，分别填充所述栅电极上的所述栅凹槽，
其中所述栅极覆盖图案延伸到所述栅凹槽外面以连接到彼此而在其间没有界面。
18.如权利要求17所述的半导体器件，其中所述栅极覆盖图案的被连接的延伸部分构成一个结合体延伸部；并且
其中所述一个结合体延伸部限定暴露所述有源部分的中心部分的开口。
19.如权利要求18所述的半导体器件，还包括：
线图案，包括连接到所述开口中的所述有源部分的中心部分的接触图案以及在所述接触图案上在一个方向上延伸的导电线。
20.如权利要求19所述的半导体器件，其中所述开口在平面图中具有封闭环形。
21.如权利要求19所述的半导体器件，其中凹入区形成在每个所述栅电极上的所述栅极覆盖图案的延伸部分中；并且
其中所述凹入区横向地连接到所述开口。
22.如权利要求21所述的半导体器件，其中每个所述凹入区的底表面高于所述开口的底表面。
23.如权利要求21所述的半导体器件，还包括：
绝缘间隔物，分别设置在所述线图案的两个侧壁上；以及
绝缘体，设置在每个所述凹入区中，
其中所述绝缘体由与所述绝缘间隔物相同的材料形成；并且
其中界面存在于所述凹入区的内表面和所述绝缘体之间。
24.如权利要求19所述的半导体器件，其中所述接触图案的宽度小于所述开口在垂直于所述一个方向的方向上的宽度。
25.如权利要求19所述的半导体器件，其中所述接触图案具有分别与所述导电线的两个侧壁对准的两个侧壁。
26.如权利要求19所述的半导体器件，还包括：
设置在所述导电线与所述器件隔离图案之间的绝缘图案，
其中所述栅极覆盖图案的延伸部分的顶端设置在与所述绝缘图案的上表面基本上相同的水平处。
27.如权利要求17所述的半导体器件，其中在所述栅极覆盖图案的延伸部分的连接部分之下的所述器件隔离图案的上表面低于所述有源部分的边缘部分的上表面。
28.如权利要求17所述的半导体器件，其中所述栅极覆盖图案的延伸部分的宽度小于在所述栅凹槽中的所述栅极覆盖图案的宽度。
29.如权利要求17所述的半导体器件，还包括：
在所述有源部分的所述中心部分中的第一源/漏区域；
在所述有源部分的所述两个边缘部分的每个中的第二源/漏区域；以及
电连接到所述第二源/漏区域的每个的数据存储部。
30.一种制造半导体器件的方法，该方法包括：
在基板上形成彼此平行的硬掩模线；
蚀刻所述硬掩模线之间的基板以形成凹槽；
依次蚀刻所述硬掩模线在所述凹槽之间的部分和所述基板在所述凹槽之间的中心部分，其中所述基板在所述凹槽之间的被蚀刻的中心部分的上表面低于所述基板的边缘部分的上表面，所述基板的边缘部分在所述凹槽的与所述基板的被蚀刻的中心部分相对的侧面上；
在依次蚀刻之后形成填充所述凹槽的导电层；以及
蚀刻所述导电层以分别在所述凹槽中形成导电图案，其中所述导电图案的上表面低于所述被蚀刻的中心部分的上表面。
31.如权利要求30所述的方法，其中蚀刻所述基板在所述凹槽之间的中心部分包括：
在所述基板上形成填充所述凹槽的牺牲缓冲层；
在所述牺牲缓冲层上形成彼此间隔开的掩模图案，其中所述掩模图案覆盖所述硬掩模线的覆盖所述基板的边缘部分的部分；
利用所述掩模图案作为蚀刻掩模依次蚀刻所述牺牲缓冲层、所述硬掩模线和所述基板的中心部分；以及
去除所述掩模图案和所述牺牲缓冲层。
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