KR20080037230A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 트렌치 내에 보이드의 생성없이 소자분리막용 절연막을 매립할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리영역 및 활성영역으로 정의된 반도체기판 상에 상기 소자분리영역을 노출시키는 하드마스크를 형성하는 단계와, 상기 기판의 소자분리영역을 1차 식각하여 제1트렌치를 형성하는 단계와, 상기 하드마스크 및 기판 활성영역의 스토리지 노드 콘택 형성 영역을 2차 식각하여 상기 제1트렌치를 포함해서 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌치를 형성하는 단계와, 상기 제2트렌치 내에 소자분리막을 형성하는 단계 및 상기 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술의 문제점을 나타낸 평면도.
도 2a 내지 도 2e 및 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 110: 패드산화막
120: 패드질화막 130: 제1트렌치
140: 제2트렌치 150: 소자분리막
210: 게이트절연막 220: 게이트도전막
230: 게이트하드마스크막 240: 게이트
250: 스페이서용 절연막 310: 층간절연막
320: 랜딩플러그 H/M: 하드마스크
H: 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자분리막용 절연막의 매립 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리영역의 폭 역시 함께 감소시켜야만 하기 때문이다.
현재 대부분의 반도체 소자는 작은 폭에서 우수한 소자분리 특성을 갖기 위해 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
한편, 소자의 고집적화로 인해 상기 소자분리영역의 폭이 감소됨에 따라 소자분리막간의 펀치-쓰루(punch-trough) 특성이 취약해지는 문제를 방지하게 위해서 소자분리막의 깊이는 더욱 깊어지게 되는데, 이처럼, 상기 소자분리막의 깊이가 점점 깊어짐에 따라 상기 소자분리막용 절연막에 의한 트렌치 매립시 그 매립 특성이 저하되어, 도 1에 도시된 바와 같이, 스토리지 노드 콘택 영역 사이의 소자분리막 내에 보이드(void)가 생성하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 소자분리막용 절연막의 매립 특성을 향상시켜 보이드의 생성없이 트렌치 내에 소자분리막용 절연막을 증착할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자분리영역 및 활성영역으로 정의된 반도체기판 상에 상기 소자분리영역을 노출시키는 하드마스크를 형성하는 단계; 상기 기판의 소자분리영역을 1차 식각하여 제1트렌치를 형성하는 단계; 상기 하드마스크 및 기판 활성영역의 스토리지 노드 콘택 형성 영역을 2차 식각하여 상기 제1트렌치를 포함해서 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌치를 형성하는 단계; 상기 제2트렌치 내에 소자분리막을 형성하는 단계; 및 상기 하드마스크를 제거하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 1차 식각은 상기 기판의 소자분리영역이 2000∼3000Å 만큼 식각되도록 수행하는 것을 특징으로 한다.
상기 2차 식각은 상기 기판 활성영역의 스토리지 노드 콘택 형성 영역이 200∼300Å 만큼 식각되도록 수행하는 것을 특징으로 한다.
상기 소자분리막은 HDP 절연막으로 형성하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계 후, 상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계; 상기 게이트를 덮도록 상기 게이트가 형성된 기판 전면 상에 층간 절연막을 형성하는 단계; 상기 층간절연막 및 상기 스토리지 노드 콘택 형성 영역에 형성된 소자분리막 부분을 식각하여 상기 활성영역에 랜딩플러그 형성 영역을 한정하는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 랜딩플러그를 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계 후, 상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계 전, 상기 기판 활성영역의 게이트 영역에 홈을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계 후, 상기 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계 전, 상기 게이트 양측벽에 스페이서용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 소자분리막 영역을 한정하는 트렌치 형성시, 먼저, 기판의 소자분리영역을 1차 식각하여 제1트렌치를 형성하고 나서, 상기 기판 활성영역의 스토리지 노드 콘택 영역을 2차 식각하여 상기 제1트렌치를 포함하여 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌치를 형성하는 것을 특징으로 한다.
이렇게 하면, 상기 스토리지 노드 영역의 기판 부분이 일부 두께 식각되어짐에 따라 상기 트렌치의 종횡비(aspect)가 종래의 트렌치 종횡비 대비 감소하게 되 어 상기 트렌치 내에 매립하는 소자분리막용 절연막의 매립특성이 향상시킬 수 있게 된다.
바람직하게는, 상기 트렌치 내에 소자분리막용 절연막 매립시, 상기 스토리지 노드 영역 사이에 보이드의 생성없이 소자분리막용 절연막을 매립할 수 있게 된다.
자세하게, 도 2a 내지 도 2e는 도 4를 A-A'를 자른 단면도이고, 도 3a 내지 도 3e는 도 4를 B-B'를 자른 단면도로써, 이를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 2a 및 도 3a를 참조하면, 소자분리영역 및 활성영역으로 정의된 반도체기판(100) 상에 상기 소자분리영역을 노출시키는 하드마스크(H/M)를 형성한다.
이때, 상기 하드마스크(H/M)는 패드산화막(110)과 패드질화막(120)의 적층막으로 형성한다.
그런다음, 상기 하드마스크(120)를 식각마스크로 이용해서 상기 기판(100)의 소자분리영역이 2000∼3000Å 만큼 식각되도록 1차 식각하여 제1트렌치(130)를 형성한다.
도 2b 및 도 3b를 참조하면, 상기 하드마스크(H/M) 및 상기 기판 활성영역의 스토리지 노드 콘택 형성 영역이 200∼300Å 만큼 식각되도록 2차 식각하여 상기 제1트렌치(130)를 포함해서 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌치(140)를 형성한다.
이때, 도 2b에서는 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌 치(140)를 볼 수 있으며, 도 3b에서는, 상기 기판 활성영역의 스토리지 노드 콘택 형성 영역이 식각되어져 상기 스토리지 노드 콘택 형성 영역 사이의 제1트렌치(130) 종횡비가 감소된 것을 볼 수 있다.
도 2c 및 도 3c를 참조하면, 상기 제2트렌치(140)를 매립하도록 기판 전면 상에 소자분리막용 절연막인 HDP(High Density Plasma) 절연막을 증착한 후, 상기 하드마스크(H/M)가 노출될 때까지 상기 HDP 절연막을 식각한다. 그런다음, 상기 하드마스크를 제거하여 상기 제2트렌치 내에 소자분리막(150)을 형성한다.
여기서, 본 발명은 소자분리막 영역을 한정하는 트렌치를 형성하되, 1차 식각으로 종래와 동일한 형상을 갖는 트렌치를 형성하고 나서, 상기 기판의 스토리지 노드 콘택 형성 영역을 일부 두께 식각하여 상단부가 하단부 보다 넓은 폭의 형상을 갖는 트렌치를 형성함에 따라, 바람직하게는, 스토리지 노드 영역의 기판 부분이 일부 두께 식각되어지면서 상기 트렌치의 종횡비가 줄어듦에 따라, 상기 트렌치 내에, 바람직하게는, 상기 스토리지 노드 콘택 형성영역 사이에 보이드의 생성없이 소자분리막용 절연막을 매립할 수 있게 된다.
구체적으로, 종래에서는 트렌치 내에 소자분리막용 절연막 매립시 기판 활성영역의 스토리지 노드 콘택 형성 영역 사이의 소자분리막 내에 보이드가 생성되었는데, 본 발명에서는, 트렌치 형성을 위한 식각 공정시, 기판의 스토리지 노드 콘택 형성 영역의 일부 두께를 식각함에 따라, 도 2b에 도시된 바와 같이, 상기 스토리지 노드 콘택 형성 영역 사이에 형성되는 트렌치의 종횡비를 감소시킴으로써, 보이드의 생성없이 상기 트렌치 내에 소자분리막용 절연막을 매립할 수 있으므로, 상 기 소자분리막용 절연막의 매립특성이 향상하게 된다.
도 2d 및 도 3d를 참조하면, 상기 소자분리막(150)이 형성된 기판 상에 게이트 형성 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 상기 노출된 기판 부분을 식각하여 상기 기판의 활성영역에 홈(H)을 형성한다.
그런다음, 상기 마스크패턴이 제거된 상태에서, 상기 홈(H)을 포함한 기판 전면 상에 게이트절연막(210), 게이트도전막(220) 및 게이트하드마스크막(230)의 적층막으로 이루어진 게이트(240)를 형성한다.
다음으로, 상기 게이트(240) 양측벽에 스페이서용 절연막(250)을 형성한 후, 상기 스페이서용 절연막(250)이 형성된 게이트(240) 양측의 기판 표면 내에 소오스/드레인영역(미도시)을 형성한다.
도 2e 및 도 3e를 참조하면, 상기 게이트(240)를 덮도록 상기 게이트가 형성된 기판 전면 상에 층간절연막(310)을 증착한 후, 상기 층간절연막(310) 및 상기 스토리지 노드 콘택 형성 영역에 형성된 소자분리막(150) 부분을 식각하여 상기 기판 활성영역에 랜딩플러그 형성 영역을 한정하는 콘택홀을 형성한다.
그런다음, 상기 콘택홀이 매립되도록 기판 전면 상에 플러그용 도전막을 증착한 후, 이를 식각하여 상기 콘택홀 내에 랜딩플러그(320)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 제조공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 소자분리영역을 한정하는 트렌치를 형성하되, 스토리지 노드 영역의 기판 부분을 일부 두께 식각하여 트렌치를 형성함에 따라, 상기 트렌치의 종횡비(aspect)를 감소시킬 수 있으므로 상기 트렌치 내에 보이드의 생성없이 소자분리막용 절연막을 매립할 수 있어, 그 매립특성을 향상시킬 수 있다.
Claims (7)
- 소자분리영역 및 활성영역으로 정의된 반도체기판 상에 상기 소자분리영역을 노출시키는 하드마스크를 형성하는 단계;상기 기판의 소자분리영역을 1차 식각하여 제1트렌치를 형성하는 단계;상기 하드마스크 및 기판 활성영역의 스토리지 노드 콘택 형성 영역을 2차 식각하여 상기 제1트렌치를 포함해서 상단부가 하단부 보다 넓은 폭의 형상을 갖는 제2트렌치를 형성하는 단계;상기 제2트렌치 내에 소자분리막을 형성하는 단계; 및상기 하드마스크를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 식각은 상기 기판의 소자분리영역이 2000∼3000Å 만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 식각은 상기 기판 활성영역의 스토리지 노드 콘택 형성 영역이 200∼300Å 만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리막은 HDP 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계 후,상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계;상기 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계;상기 게이트를 덮도록 상기 게이트가 형성된 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 스토리지 노드 콘택 형성 영역에 형성된 소자분리막 부분을 식각하여 상기 활성영역에 랜딩플러그 형성 영역을 한정하는 콘택홀을 형성하는 단계; 및상기 콘택홀 내에 랜딩플러그를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계 후, 상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계 전, 상기 기판 활성영역의 게이트 영역에 홈을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리막을 포함한 기판 상에 게이트를 형성하는 단계 후, 상기 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계 전, 상기 게이트 양측벽에 스페이서용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972066A (zh) * | 2013-01-24 | 2014-08-06 | 三星电子株式会社 | 半导体器件及其制造方法 |
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2006
- 2006-10-25 KR KR1020060104016A patent/KR20080037230A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972066A (zh) * | 2013-01-24 | 2014-08-06 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US9679982B2 (en) | 2013-01-24 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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