KR20100048762A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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KR20100048762A
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김종일
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Abstract

본 발명은 랜딩 플러그와 콘택 플러그간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 다수의 게이트와, 상기 게이트들 사이의 반도체 기판 상에 형성되며, 상단부가 상기 게이트보다 돌출된 랜딩 플러그 및 상기 랜딩 플러그의 돌출된 상단부를 감싸도록 형성된 콘택 플러그를 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 상세하게는, 랜딩 플러그와 콘택 플러그간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안 되었으며, 주지된 바와 같이, 캐패시터 및 비트라인과 접합 영역간의 용이한 전기적 연결을 위하여 자기 정렬 콘택(Self Alinged Contact : 이하, SAC) 기술이 적용되고 있다.
상기의 SAC 기술은 콘택 형성이 요구되는 부분의 게이트들 및 이들 사이의 반도체 기판 부분을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 도전막을 증착하고, 이어서, 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩 플러그를 형성한다. 그런 다음, 상기 랜딩 플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다. 여기서, 상기 플러그용 도전막의 CMP 공정시에는 연마정지막으로서 통상 하드마스 크막을 이용한다.
그러나, 상기 랜딩 플러그의 콘택 면적이 게이트들 사이의 면적으로 제한되기 때문에, 랜딩 플러그와 콘택 플러그간의 오정렬이 발생하기 쉽고, 상기 오정렬이 발생하는 경우 콘택 플러그용 콘택홀 형성을 위한 층간 절연막 식각시 하드마스크막이 식각 분위기에 노출되어 하드마스크막 손실이 추가적으로 발생한다.
아울러, 전술한 종래 기술에서는, 이미 언급한 바와 같이, 랜딩 플러그와 콘택 플러그간 콘택 마진이 부족하기 때문에 오정렬에 따른 콘택 저항의 증가로 소자 특성이 열화되는 문제점이 있다.
본 발명은 랜딩 플러그와 콘택 플러그간의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자의 성능을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 다수의 게이트와, 상기 게이트들 사이의 반도체 기판 상에 형성되며, 상단부가 상기 게이트보다 돌출된 랜딩 플러그 및 상기 랜딩 플러그의 돌출된 상단부를 감싸도록 형성된 콘택 플러그를 포함한다.
상기 게이트는 산화막 및 질화막의 적층 구조를 갖는 하드마스크를 구비한 다.
본 발명의 실시예에 따른 반도체 소자는, 상기 게이트의 양측면에 형성된 스페이서를 더 포함한다.
상기 스페이서는 질화막으로 형성된다.
상기 랜딩 플러그는 폴리실리콘막으로 형성된다.
상기 콘택 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1질화막, 산화막 및 제2질화막의 삼중막 구조를 갖는 하드마스크를 구비한 다수의 게이트를 형성하는 단계와, 상기 게이트들 사이의 반도체 기판 상에 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그의 상단부가 상기 게이트보다 돌출되도록 상기 하드마스크의 제2질화막을 제거하는 단계 및 상기 랜딩 플러그의 돌출된 상단부를 감싸도록 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 그리고, 상기 랜딩 플러그를 형성하는 단계 전, 상기 게이트의 양측면에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 질화막으로 형성한다.
상기 랜딩 플러그를 형성하는 단계는, 상기 반도체 기판 상에 상기 게이트들을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 게이트 및 게이트들 사이의 반도체 기판 부분을 동시에 노출시키는 랜딩 플러그용 홀 을 형성하는 단계와, 상기 홀을 매립하도록 랜딩 플러그용 도전막을 형성하는 단계 및 상기 게이트의 상면이 노출되도록 상기 도전막을 CMP하는 단계를 포함한다.
상기 랜딩 플러그용 도전막은 폴리실리콘막을 포함한다.
상기 콘택 플러그를 형성하는 단계는, 상기 상단부가 돌출된 랜딩 플러그 및 게이트들 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 상단부가 돌출된 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 콘택 플러그용 도전막을 형성하는 단계 및 상기 절연막의 상면이 노출되도록 상기 도전막을 CMP하는 단계를 포함한다.
상기 콘택 플러그용 도전막은 폴리실리콘막 및 금속막을 포함한다.
상기 콘택 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
본 발명은 상단부가 게이트보다 돌출된 랜딩 플러그를 형성한 후, 상기 랜딩 플러그의 돌출된 상단부를 감싸도록 콘택 플러그를 형성함으로써, 상기 돌출된 랜딩 플러그와 콘택 플러그간의 접촉 면적을 증가시킬 수 있다.
따라서, 본 발명은 상기 접촉 면적을 증가시킴으로써, 셀의 콘택 저항을 감소시킬 수 있으며, 그래서, 소자의 성능을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 활성영역을 한정하는 소자분리막(102)이 형성되어 있고, 상기 활성영역에 리세스 게이트용 홈(R)이 형성되어 있다. 상기 반도체 기판(100)의 리세스 게이트용 홈(R) 및 소자분리막(102) 상에 다수의 게이트(G)들이 형성되어 있다. 상기 게이트(G)는 게이트 절연막(도시안됨), 게이트 도전막(104) 및 하드마스크(HM)로 구성되며, 상기 하드마스크(HM)는 제1질화막(106) 및 산화막(108)의 적층 구조를 갖는다. 상기 게이트(G)의 양측면에는 질화막으로 이루어진 스페이서(112)가 형성된다. 상기 스페이서(112)는 상기 게이트(G)를 보호하는 역할을 한다.
상기 게이트(G)가 형성된 반도체 기판(100) 상에 층간 절연막(114)이 형성되어 있으며, 상기 층간 절연막(114) 내에 상기 게이트(G) 및 게이트(G)들 사이의 반도체 기판(100)을 동시에 노출시키는 랜딩 플러그용 홀(H1)이 형성되어 있다. 상기 랜딩 플러그용 홀(H1) 내에 상단부가 상기 게이트(G)보다 돌출된 랜딩 플러그(116)가 형성되어 있다. 상기 랜딩 플러그(116)는 폴리실리콘막으로 이루어진다.
상기 게이트(G), 랜딩 플러그(116) 및 층간 절연막(114) 상에는 산화막으로 이루어진 절연막(118)이 형성되어 있고, 상기 절연막(118) 내에는 상기 상단부가 돌출된 랜딩 플러그(116)를 노출시키는 콘택홀(H2)이 형성되어 있다. 상기 콘택홀(H2) 내에 랜딩 플러그(116)의 돌출된 상단부를 감싸도록 콘택 플러그(120)가 형성되어 있다. 상기 콘택 플러그(120)는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
본 발명의 실시예에 따른 반도체 소자는, 상단부가 게이트(G)보다 돌출된 랜딩 플러그(116)와 상기 랜딩 플러그(116)의 돌출된 상단부를 감싸는 콘택 플러그(120)를 포함함으로써, 상기 랜딩 플러그(116)와 콘택 플러그(120)간의 접촉 면적을 효과적으로 증가시킬 수 있으며, 이를 통해, 본 발명은 셀의 콘택 저항을 감소시킬 수 있다.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 내에 활성영역을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(202)은, 예컨대, STI(Shallow trench isolation) 공정에 따라 형성하며, SOD(Spin-on dielectric)막 및 HDP(High Density Plasma)막의 단일막, 또는, 이들의 적층막으로 구성한다.
상기 활성영역의 게이트 예정 영역을 식각하여 리세스 게이트용 홈(R)을 형성한 후, 상기 리세스 게이트용 홈(R)을 포함한 반도체 기판(100) 상에 게이트 절연막(도시안됨), 게이트 도전막(104) 및 하드마스크(HM)를 차례로 형성한다. 상기 게이트 절연막은 산화막으로 형성하고, 상기 게이트 도전막(104)은 폴리실리콘막 및 텅스텐막을 포함하는 적층막으로 형성한다. 상기 하드마스크(HM)는 제1질화막(106), 산화막(108) 및 제2질화막(110)의 삼중막 구조로 형성한다.
도 2b를 참조하면, 상기 제1질화막(106), 산화막(108) 및 제2질화막(110)의 삼중막 구조로 이루어진 하드마스크(HM), 게이트 도전막(104) 및 게이트 절연막을 식각한다. 이 결과, 상기 소자분리막(102) 및 리세스 게이트용 홈(R) 상에는 게이 트 절연막, 게이트 도전막(104) 및 하드마스크(HM)을 구비한 다수의 게이트(G)들이 형성된다.
도 2c를 참조하면, 상기 게이트(G)를 포함한 반도체 기판(100)의 결과물 상에 상기 결과물의 프로파일을 따라 질화막을 형성한다. 상기 질화막을 에치백 공정을 통하여 식각하여 상기 게이트(G)의 양측면에 스페이서(112)를 형성한다. 여기서, 상기 스페이서(112)는 상기 게이트(G) 보호 및 후속의 랜딩 플러그 형성하기 위한 식각 공정시 SAC 불량을 방지함과 아울러, 상기 소자분리막(102)의 손실을 방지한다.
도 2d를 참조하면, 상기 스페이서(112)가 형성된 게이트(G)를 포함한 반도체 기판(100) 상에 산화막으로 이루어진 층간 절연막(114)을 형성한 후, 상기 층간 절연막(114)을 식각하여 상기 게이트(G) 및 게이트(G)들 사이의 반도체 기판(100) 부분을 동시에 노출시키는 랜딩 플러그용 홀(H1)을 형성한다.
도 2e를 참조하면, 상기 랜딩 플러그용 홀(H1)을 매립하도록 랜딩 플러그용 도전막, 예컨대, 폴리실리콘막을 형성한 후, 상기 게이트(G)의 상면이 노출되도록 상기 랜딩 플러그용 도전막을 CMP하여 상기 랜딩 플러그용 홀(H1) 내에 랜딩 플러그(116)를 형성한다.
도 2f를 참조하면, 상기 랜딩 플러그(116)의 상단부가 상기 게이트(G)보다 돌출되도록 상기 하드마스크(HM)의 제2질화막 및 상기 제2질화막 양측면에 대응하는 스페이서(112) 부분을 선택적으로 제거한다. 이 결과, 상기 하드마스크(HM)의 제2질화막이 제거되어 상기 랜딩 플러그(116)의 상단부는 상기 게이트(G)보다 돌출 된다.
도 2g를 참조하면, 상기 돌출된 랜딩 플러그(116) 및 게이트(G) 상에 산화막으로 이루어진 절연막(118)을 형성한 후, 상기 절연막(118)을 식각하여 상기 상단부가 돌출된 랜딩 플러그(116)를 노출시키는 콘택홀(H2)을 형성한다.
상기 콘택홀(H2)을 매립하도록, 예컨대, 폴리실리콘막 및 금속막 중 적어도 하나 이상을 포함하는 콘택 플러그용 도전막을 형성한 후, 상기 절연막(118)의 상면이 노출되도록 상기 콘택 플러그용 도전막을 CMP한다. 이 결과, 상기 랜딩 플러그(116)의 돌출된 상단부를 감싸도록 콘택 플러그(120)가 형성된다. 상기 콘택 플러그(118)는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그를 포함한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 상단부가 게이트보다 돌출된 랜딩 플러그를 형성한 후, 상기 랜딩 플러그의 돌출된 상단부를 감싸도록 콘택 플러그를 형성함으로써, 상기 돌출된 랜딩 플러그로 인해 상기 돌출된 랜딩 플러그와 콘택 플러그간의 접촉 면적을 증가시킬 수 있다. 그 결과, 셀의 콘택 저항을 감소시킬 수 있을 뿐만 아니라 소자의 성능을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자분리막
R : 리세스 게이트용 홈 104 : 게이트 도전막
106 : 제1질화막 108 : 산화막
110 : 제2질화막 HM : 하드마스크
G : 게이트 112 : 스페이서
114 : 층간 절연막 H1 : 랜딩 플러그용 홀
116 : 랜딩 플러그 118 : 절연막
H2 : 콘택홀 120 : 콘택 플러그

Claims (14)

  1. 반도체 기판 상에 형성된 다수의 게이트;
    상기 게이트들 사이의 반도체 기판 상에 형성되며, 상단부가 상기 게이트보다 돌출된 랜딩 플러그; 및
    상기 랜딩 플러그의 돌출된 상단부를 감싸도록 형성된 콘택 플러그;
    를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트는 산화막 및 질화막의 적층 구조를 갖는 하드마스크를 구비한 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트의 양측면에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 스페이서는 질화막으로 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 랜딩 플러그는 폴리실리콘막으로 형성된 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 콘택 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판 상에 제1질화막, 산화막 및 제2질화막의 삼중막 구조를 갖는 하드마스크를 구비한 다수의 게이트를 형성하는 단계;
    상기 게이트들 사이의 반도체 기판 상에 랜딩 플러그를 형성하는 단계;
    상기 랜딩 플러그의 상단부가 상기 게이트보다 돌출되도록 상기 하드마스크의 제2질화막을 제거하는 단계; 및
    상기 랜딩 플러그의 돌출된 상단부를 감싸도록 콘택 플러그를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 랜딩 플러그를 형성하는 단계 전,
    상기 게이트의 양측면에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 랜딩 플러그를 형성하는 단계는,
    상기 반도체 기판 상에 상기 게이트들을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 게이트 및 게이트들 사이의 반도체 기판 부분을 동시에 노출시키는 랜딩 플러그용 홀을 형성하는 단계;
    상기 홀을 매립하도록 랜딩 플러그용 도전막을 형성하는 단계; 및
    상기 게이트의 상면이 노출되도록 상기 도전막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 랜딩 플러그용 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는,
    상기 상단부가 돌출된 랜딩 플러그 및 게이트들 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 상단부가 돌출된 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 콘택 플러그용 도전막을 형성하는 단계; 및
    상기 절연막의 상면이 노출되도록 상기 도전막을 CMP하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 콘택 플러그용 도전막은 폴리실리콘막 및 금속막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 콘택 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20150089838A (ko) * 2014-01-28 2015-08-05 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자

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