KR20050002479A - 랜딩플러그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000003860 storage Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract description 2
- 238000005498 polishing Methods 0.000 abstract 1
- 229960004583 pranlukast Drugs 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 랜딩플러그 격리를 위한 씨엠피 공정 시, 게이트 전극의 탑(top)부분인 실리콘 질화막이 손실됨으로써, 후속 금속 매립 공정에서 게이트 전극과 비트라인 및 게이트 전극과 스토리지노드 전극이 브릿지(bridge)되는 것을 방지할 수 있는 랜딩플러그 형성 방법에 관해 개시한다. 개시된 본 발명은 게이트 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 비트라인 콘택영역을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와, 제 1콘택을 매립시키는 제 1랜딩플러그를 형성하는 단계와, 제 1랜딩플러그를 포함한 기판 전면에 ONON 구조의 제 2절연막, 제 3절연막, 제 4절연막 및 제 5절연막을 차례로 형성하는 단계와, 제 5절연막 위에 스토리지노드 콘택영역이 정의된 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 제 5절연막 및 제 4절연막을 식각하여 제 3절연막을 노출시키는 제 1패턴을 형성하는 단계와, 제 1패턴 측면에 도전 스페이서를 형성하는 단계와, 도전 스페이서를 식각 장벽으로 하여 제 3절연막, 제 2절연막 및 제 1절연막을 식각하여 제 2콘택을 형성하는 단계와, 결과물에 다결정 실리콘막을 형성하는 단계와, 다결정 실리콘막, 제 1패턴 탑부분에 잔류된 제 5절연막을 씨엠피하여 제 2콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로는, 랜딩플러그(landing plug) 격리를 위한 씨엠피(chemical mechnical polishing) 공정 시, 게이트 전극의 탑(top)부분인 실리콘 질화막이 손실됨으로써, 후속 금속 매립 공정에서 게이트 전극과 비트라인 및 게이트 전극과 스토리지노드 전극이 브릿지(bridge)되는 것을 방지할 수 있는 랜딩플러그 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 랜딩플러그 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 랜딩플러그 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1)에 STI(Shallow Trench Isolation) 공정을 진행하여 소자의 액티브영역을 한정하는 소자격리막(2)을 형성한다. 이어, 상기 소자격리막(2)을 포함한 기판 전면에 게이트 절연막(3)을 개재시켜 게이트 전극(4)을 형성한다. 이때, 상기 게이트 전극은 텅스텐 등의 금속막과 하드마스크인 실리콘 질화막의 이중 적층 구조를 가진다. 그런 다음, 상기 게이트 전극(4) 측면에 버퍼 절연막(5) 및 절연 스페이서(6)를 차례로 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 구조 전면에 옥사이드 계열의 제 1절연막(7)을 형성한 후, 상기 제 1절연막(7) 위에 랜딩플러그용 콘택영역(미도시)을 각각 노출시키는 감광막 패턴(10)을 형성한다.
이어, 도 1c에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 제 1절연막을 식각하여 각각의 랜딩플러그용 콘택(8)을 형성한다. 이 후, 감광막 패턴을 제거하고 나서, 상기 랜딩플러그용 콘택을 포함한 기판 전면에 다결정 실리콘막(9)을 형성한다.
그런 다음, 도 1d에 도시된 바와 같이, 씨엠피 공정을 진행하여 다결정 실리콘막을 소정 두께 제거하여 각각의 랜딩플러그용 콘택(8)을 각각 매립시키는 랜딩플러그(9a)를 형성한다. 이때, 상기 씨엠피 공정은 콘택을 매립시키는 랜딩플러그들을 각각 격리시키기 위한 것이다.
도 2 및 도 3은 종래 기술에 따른 문제점을 설명하기 위한 것으로서, 도 2는 비트라인 콘택 식각 시 게이트 전극의 실리콘 질화막이 손실된 것을 보인 공정단면도이다. 또한, 도 3은 도 2의 SEM사진이다.
그러나, 종래의 기술에서는 다결정 실리콘막의 씨엠피 공정에서, 게이트 전극의 상부인 실리콘 질화막이 상당량 손실된다. 따라서, 도 2및 도 3에 도시된 바와 같이, 이 후의 공정에서 비트라인 콘택(11)(또는 스토리지노드 콘택에도 적용됨) 형성 시, 손실된 실리콘 질화막의 일부위가 노출된다.
또한, 상기 비트라인 콘택(또는 스토리지노드 콘택)에 금속을 매립시키기 이전에 세정 공정이 진행되는데, 이 과정에서 버퍼절연막이 추가로 손실되어 게이트 전극의 금속층이 노출된다.
따라서, 후속 공정에서 비트라인 콘택(또는 스토리지노드 콘택)에 금속을 매립시키게 되면 게이트 전극과 비트라인(또는 스토리지노드 전극)이 브릿지되는 문제점이 있었다.
상기 문제점을 해소하기 위해, 본 발명의 목적은 게이트 전극의 탑부분인 실리콘 질화막의 손실을 최소화함으로써, 게이트 전극과 비트라인 또는 게이트 전극과 스토리지노드 전극 간의 브릿지 현상을 방지할 수 있는 랜딩플러그 형성 방법을 제공하려는 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 랜딩플러그 형성 방법을 설명하기 위한 공정단면도.
도 2 및 도 3은 종래 기술에 따른 문제점을 설명하기 위한 도면.
도 4a 내지 도 4h는 본 발명에 따른 랜딩플러그 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하고자, 본 발명의 랜딩플러그 형성 방법은 게이트 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 비트라인 콘택영역을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와, 제 1콘택을 매립시키는 제 1랜딩플러그를 형성하는 단계와, 제 1랜딩플러그를 포함한 기판 전면에 ONON 구조의 제2절연막, 제 3절연막, 제 4절연막 및 제 5절연막을 차례로 형성하는 단계와, 제 5절연막 위에 스토리지노드 콘택영역이 정의된 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 제 5절연막 및 제 4절연막을 식각하여 제 3절연막을 노출시키는 제 1패턴을 형성하는 단계와, 제 1패턴 측면에 도전 스페이서를 형성하는 단계와, 도전 스페이서를 식각 장벽으로 하여 제 3절연막, 제 2절연막 및 제 1절연막을 식각하여 제 2콘택을 형성하는 단계와, 결과물에 다결정 실리콘막을 형성하는 단계와, 다결정 실리콘막, 제 1패턴 탑부분에 잔류된 제 5절연막을 씨엠피하여 제 2콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계를 포함한 것을 특징으로 한다.
(실시예)
도 4a 내지 도 4h는 본 발명에 따른 랜딩플러그 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 랜딩플러그 형성 방법은, 도 4a에 도시된 바와 같이, 먼저 소자격리막(21)이 구비된 반도체 기판(20)을 제공한다. 이어, 상기 기판(20) 상에 게이트 절연막(22)을 개재시켜 게이트 전극(23)을 형성한다. 이때, 상기 게이트 전극(23)은 텅스텐막과 하드마스크인 실리콘 질화막의 이중 적층 구조를 가진다.
그런 다음, 상기 게이트 전극(22) 측면에 버퍼 산화막(23) 및 절연 스페이서(24)를 차례로 형성한다.
이 후, 도 4b에 도시된 바와 같이, 상기 결과물 전면에 옥사이드 계열의 제 1절연막(25)을 형성한 다음, 제 1절연막 상에 비트라인용 랜딩플러그영역을 노출시키는 제 1감광막 패턴(40)을 형성한다.
이어, 도 4c에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하여 상기 제 1절연막을 식각하여 제 1콘택(26)을 형성한다. 그런 다음, 상기 제 1콘택(26)을 포함한 기판 전면에 제 1다결정 실리콘막(27)을 형성한다. 그리고, 제 1감광막 패턴을 제거한다.
이 후, 도 4d에 도시된 바와 같이, 상기 제 2다결정 실리콘막을 씨엠피하여 제 1콘택(26)을 매립시키는 제 1랜딩플러그(27a)를 형성한다.
이어, 도 4e에 도시된 바와 같이, 상기 제 1랜딩플러그(27a)를 포함한 기판 전면에 산화막 성분인 제 2절연막(28), 질화막 성분의 제 3절연막(29), 산화막 성분의 제 4절연막(30) 및 질화막 성분의 제 5절연막을 차례로 형성한다. 상기 제 2, 제 3, 제 4 및 제 5절연막(28)(29)(30)(31)은 ONON(Oxide-Nitride-Oxide-Nitride)구조를 이룬다. 그런 다음, 상기 제 5절연막(31) 위에 스토리지노드 전극용 랜딩플러그영역을 노출시키는 제 2감광막 패턴(41)을 형성한다.
이 후, 도 4f에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하여 상기 제 5및 제 4절연막을 식각하여 제 1패턴(31)을 형성하고 나서, 상기 제 2감광막 패턴을 제거한다. 이때, 상기 제 5및 제 4절연막 식각 공정에서, 제 3절연막(29)은 식각정지막 역할을 한다.
이어, 상기 구조 전면에 제 2다결정 실리콘막을 형성한 다음, 상기 제 2다결정 실리콘막을 에치백하여 상기 제 1패턴(32) 측면에 도전 스페이서(33)를 형성한다.
그런 다음, 도 4g에 도시된 바와 같이, 도전 스페이서(33)을 식각 장벽으로 건식 식각을 실시하여 기판 표면을 노출시키는 콘택(34)을 형성한다. 이 후, 상기 콘택(34)을 포함한 기판 전면에 제 3다결정 실리콘막(35)을 형성한다.
이어, 도 4h에 도시된 바와 같이, 상기 제 3다결정 실리콘막 및 제 1패턴에 잔류된 제 5절연막을 씨엠피하여 제 2콘택(34)을 매립시키는 제 2랜딩플러그(35a)를 형성한다.
본 발명에 따르면, 비트라인 콘택영역에 제 1랜딩 플러그를 형성한 다음, 스토리지노드 콘택영역에 제 2랜딩플러그를 차례로 형성한다. 이러한 본 발명은 제 1및 제 2랜딩플러그를 동시에 형성한 기존의 방법에 비해, 제 1랜딩플러그와 제 2랜딩플러그를 격리시키기 위한 씨엠피 공정이 불필요하다. 따라서, 제 1및 제 2랜딩플러그 간을 격리시키기 위한 씨엠피 공정을 생략가능하여 게이트 전극의 탑부분인 실리콘 질화막의 손실을 최소화할 수 있다.
이상에서와 같이, 본 발명은 비트라인 콘택영역에 제 1랜딩플러그를 형성한 다음, 스토리지노드 콘택영역에 제 2랜딩플러그를 차례로 형성함으로써, 제 1랜딩플러그와 제 2랜딩플러그를 동시에 형성시킨 기존의 방법과 비해, 제 1및 제 2랜딩플러그 간을 격리시키기 위한 씨엠피 공정이 수반될 필요가 없다.
따라서, 본 발명에서는, 상기 씨엠피 공정이 진행되지 않음에 따라, 게이트 전극의 탑부분인 실리콘 질화막의 손실이 없으며, 이에 따라, 후속 금속 매립 공정에서 게이트 전극과 비트라인 또는 게이트 전극과 스토리지노드 전극 간의 브릿지되는 현상을 방지할 수 있을 뿐만 아니라, 제 1및 제 2랜딩플러그의 면적을 넓게 형성할 수 있으므로 오버레이 마진(overlay margin)도 향상된다.
또한, 본 발명은 제 1및 제 2랜딩플러그가 게이트전극의 버퍼절연막을 덮고 있으므로, 세정 공정 시 버퍼절연막의 손실을 방지한다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (1)
- 게이트 전극이 구비된 반도체기판을 제공하는 단계와,상기 기판 상에 비트라인 콘택영역을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와,상기 제 1콘택을 매립시키는 제 1랜딩플러그를 형성하는 단계와,상기 제 1랜딩플러그를 포함한 기판 전면에 ONON 구조의 제 2절연막, 제 3절연막, 제 4절연막 및 제 5절연막을 차례로 형성하는 단계와,상기 제 5절연막 위에 스토리지노드 콘택영역이 정의된 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 하여 상기 제 5절연막 및 제 4절연막을 식각하여 제 3절연막을 노출시키는 제 1패턴을 형성하는 단계와,상기 제 1패턴 측면에 도전 스페이서를 형성하는 단계와,상기 도전 스페이서를 식각 장벽으로 하여 제 3절연막, 제 2절연막 및 제 1절연막을 식각하여 제 2콘택을 형성하는 단계와,상기 결과물에 다결정 실리콘막을 형성하는 단계와,상기 다결정 실리콘막, 제 1패턴 탑부분에 잔류된 제 5절연막을 씨엠피하여 제 2콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계를 포함한 것을 특징으로 하는 랜딩플러그 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043858A KR20050002479A (ko) | 2003-06-30 | 2003-06-30 | 랜딩플러그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043858A KR20050002479A (ko) | 2003-06-30 | 2003-06-30 | 랜딩플러그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050002479A true KR20050002479A (ko) | 2005-01-07 |
Family
ID=37217990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043858A KR20050002479A (ko) | 2003-06-30 | 2003-06-30 | 랜딩플러그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050002479A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919554B1 (ko) * | 2007-04-13 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성 방법 |
| US7700469B2 (en) | 2008-02-26 | 2010-04-20 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
-
2003
- 2003-06-30 KR KR1020030043858A patent/KR20050002479A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919554B1 (ko) * | 2007-04-13 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성 방법 |
| US7700469B2 (en) | 2008-02-26 | 2010-04-20 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
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