KR20050002503A - 더미셀에서의 더미 랜딩 플러그 형성 방법 - Google Patents
더미셀에서의 더미 랜딩 플러그 형성 방법 Download PDFInfo
- Publication number
- KR20050002503A KR20050002503A KR1020030043883A KR20030043883A KR20050002503A KR 20050002503 A KR20050002503 A KR 20050002503A KR 1020030043883 A KR1020030043883 A KR 1020030043883A KR 20030043883 A KR20030043883 A KR 20030043883A KR 20050002503 A KR20050002503 A KR 20050002503A
- Authority
- KR
- South Korea
- Prior art keywords
- landing plug
- dummy
- insulating
- forming
- plug contact
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000005429 filling process Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 더미셀에서 더미 랜딩 플러그 형성 시 게이트전극의 하드 마스크가 손실됨으로써, 이 후의 금속 매립 공정에서 게이트 전극과 랜딩 플러그가 브릿지(bridge)되는 것을 방지하는 더미셀에서의 더미 랜딩플러그 형성 방법에 관해 개시한다. 개시된 본 발명은 다수개의 게이트 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 제 1절연막을 형성하는 단계와, 제 1절연막 상에 더미 랜딩 플러그 콘택영역을 노출시키되, 기판의 최외곽부위에서 소정 갯수의 게이트 전극을 덮는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 제 1절연막을 식각하여 상기 기판의 최외곽 부위에서 소정 갯수의 게이트 전극 위에 제 1절연 패턴을 형성함과 동시에 더미 랜딩 플러그 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 결과물 전면에 다결정 실리콘막을 형성하는 단계와, 제 1절연 패턴을 베리어로 이용하여 다결정 실리콘막을 씨엠피하여 더미 랜딩 플러그 콘택을 매립시키는 더미 랜딩 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로는 더미셀에서 랜딩 플러그 형성 시 게이트전극의 하드 마스크가 손실됨으로써, 이 후의 금속 매립 공정에서 게이트 전극과 더미 랜딩 플러그가 브릿지(bridge)되는 것을 방지하는 더미셀에서의 더미 랜딩 플러그 형성 방법에 관한 것이다.
셀 블록(cell block)의 최외곽 셀의 패터닝이 안정적으로 형성되도록, 즉, CD(Critical Dimension) 균일도를 유지하기 위해, 셀 블록 최외곽에 더미(dummy)셀을 형성하게 된다. 상기 더미 셀에서는 셀내부의 스토리지노드 콘택 및 비트라인콘택에 비해 패턴 크기가 크게 형성되므로, 식각 공정 시 하부의 게이트전극의 하드마스크가 손실될 우려가 많다.
도 1a 내지 도 1c는 종래 기술에 따른 더미 셀에서의 더미 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도이다. 이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 더미 셀에서의 더미 랜딩 플러그를 형성하는 방법을 알아보며, 셀영역에서의 공정은 편의상 생략한다.
종래 기술에 따른 더미셀에서의 더미 랜딩 플러그 형성 방법은, 도 1a에 도시된 바와 같이, 소자격리막(2)이 구비된 반도체기판(1) 상에 게이트 절연막(3)을 개재시켜 각각의 게이트 전극(4)을 형성한다. 이때, 상기 게이트 전극(4)은 다결정 실리콘막과 하드마스크인 실리콘 질화막의 이중 적층 구조를 가진다.
이어, 상기 게이트 전극(4)의 측면에 잔류되는 버퍼 절연막(5) 및 절연 스페이서(6)를 차례로 형성한다. 그런 다음, 상기 결과의 기판 전면에 제 1절연막(7)을 형성하고 나서, 상기 제 1절연막(7) 상에 랜딩 플러그영역을 노출시키는 감광막 패턴(10)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 제 1절연막을 식각하여 더미 랜딩 플러그용 콘택(8)을 형성한다. 이때, 상기 더미 랜딩 플러그용 콘택(8)은 스토리지노드 콘택 또는 비트라인 콘택을 의미한다. 이 후, 감광막 패턴을 제거한다.
이어, 상기 더미 랜딩 플러그용 콘택(8) 구조 전면에 제 1다결정 실리콘막(9)을 형성하고 나서, 도 1c에 도시된 바와 같이, 상기 다결정 실리콘막을씨엠피(Chemical Mechnical Polishing)하여 더미 랜딩 플러그(9a) 간을 격리시킨다. 이때, 상기 씨엠피 공정 결과, 상기 더미 랜딩 플러그 콘택(8)을 매립시키는 더미 랜딩 플러그(9a)가 형성된다. 이때, 상기 더미 랜딩 플러그(9a)는 소오스(미도시) 또는 드레인(미도시)과 연결된다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도로서, 더미셀에서의 더미 랜딩 플러그 콘택 형성 시, 게이트전극의 하드마스크 일부가 손실된 것을 보인 것이다.
일반적으로, 더미셀에서의 더미 랜딩 플러그 콘택은 셀영역의 것에 비해 패턴 크기가 크게 형성된다. 이에 따라, 종래의 기술에서는, 도 2에 도시된 바와 같이, 더미 랜딩 플러그 콘택 식각 공정에서 게이트 전극의 탑부분인 실리콘 질화막이 일부 손실되며, 뿐만 아니라, 후속의 세정 공정에서 게이트 전극의 버퍼절연막이 추가로 손실된다.
따라서, 이 후의 금속 매립 공정에서 게이트 전극과 더미 랜딩 플러그가 브릿지되는 문제점이 있었다.
또한, 종래의 기술에서는, 더미 랜딩 플러그용 씨엠피 공정 시, 더미셀에서 로딩 이펙트(loading effect)에 의해 과도하게 연마되며, 그에 따라, 게이트 전극의 탑부분인 실리콘 질화막이 소정 두께 제거된다. 따라서, 게이트 전극에 잔존하는 실리콘 질화막 두께가 얇게 되어 셀영역에 비해 스토리지노드 콘택 공정이 더욱 취약해진다.
한편, 레이아웃 상 더미 랜딩 플러그의 패턴 크기를 줄일 경우에는 기판에서 불량이 발생되지 않았던 지역의 더미 랜딩 플러그 패턴 크기가 예상보다 더 줄어드는 문제가 발생한다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 더미 셀에서의 더미 랜딩 플러그 콘택 패턴의 레이아웃을 변경함으로써, 후속 공정에서 발생되는 패턴 브릿지를 방지할 수 있는 더미셀에서의 더미 랜딩 플러그 형성 방법을 제공하려는 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 더미 셀에서의 더미 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.
도 3a 내지 도 3c는 본 발명에 따른 더미셀에서의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하고자, 본 발명에 따른 더미셀에서의 더미 랜딩 플러그 형성 방법은 다수개의 게이트 전극이 구비된 반도체기판을 제공하는 단계와, 기판 상에 제 1절연막을 형성하는 단계와, 제 1절연막 상에 더미 랜딩 플러그 콘택영역을 노출시키되, 기판의 최외곽부위에서 소정 갯수의 게이트 전극을 덮는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 제 1절연막을 식각하여 상기 기판의 최외곽 부위에서 소정 갯수의 게이트 전극 위에 제 1절연 패턴을 형성함과 동시에 더미 랜딩 플러그 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 결과물 전면에 다결정 실리콘막을 형성하는 단계와, 제 1절연 패턴을 베리어로 이용하여 다결정 실리콘막을 씨엠피하여 더미 랜딩 플러그 콘택을 매립시키는 더미 랜딩 플러그를 형성하는 단계를 포함한 것을 특징으로 한다.
본 발명에 따르면, 더미 랜딩 플러그 콘택 식각 공정 시, 기판의 최외곽 부위에서 소정 개수의 게이트전극들을 덮는 제 1절연 패턴을 식각 베리어로 이용함으로써, 게이트 전극의 탑부분인 실리콘 질화막이 과도 식각되지 않게 된다.
따라서, 본 발명은 더미 랜딩 플러그 콘택 식각 공정에서 게이트 전극의 탑부분인 실리콘 질화막이 손실되는 것을 방지할 수 있으며, 또한, 이 후의 금속 매립 공정에서 게이트 전극과 더미 랜딩 플러그가 브릿지되는 것을 방지할 수 있다.
(실시예)
도 3a 내지 도 3c는 본 발명에 따른 더미셀에서의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 더미셀에서의 더미 랜딩 플러그 형성 방법, 도 3a에 도시된 바와 같이, 반도체기판(20) 상에 공지의 STI(Shallow Trench Isolation) 공정을 적용시켜 액티브영역을 한정하는 소자격리막(21)을 형성한다. 이어, 상기 기판 위에 게이트절연막(22)을 개재시켜 게이트 전극(23)을 형성한다. 이때, 상기 게이트 전극(23)은 다결정 실리콘막과 하드마스크인 실리콘 질화막의 이중 적층 구조를 가진다.
그런 다음, 상기 게이트전극(23) 측면에 버퍼절연막(24) 및 절연 스페이서(25)를 차례로 형성한다. 이 후, 상기 결과물 상에 제 2절연막(25)을 형성하고, 상기 제 2절연막 상에 더미 랜딩 플러그 콘택영역을 노출시키되, 상기 기판의 최외곽 부위에서 소정 갯수의 게이트 전극들을 덮는 감광막 패턴(30)을 형성한다.
이어, 도 3b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 제 2절연막(25)을 식각하여 더미 랜딩 플러그 콘택(26)을 형성함과 동시에 상기 기판의 최외곽 부위에서 소정 갯수의 게이트 전극을 덮는 제 1절연 패턴(25a)을 형성한다. 그런 다음, 상기 결과물 전면에 다결정 실리콘막(28)을 형성한다.
이 후, 도 3c에 도시된 바와 같이, 상기 다결정 실리콘막을 씨엠피하여 더미 랜딩 플러그 콘택(26)을 매립시키는 더미 랜딩 플러그(29)를 형성한다. 이때, 상기 씨엠피 공정에서 상기 제 1절연 패턴은 식각 베리어 역할을 하므로, 하부의 게이트 전극의 탑부분인 실리콘 질화막이 과도 식각되는 것을 방지한다.
본 발명에 따르면, 더미 랜딩 플러그 콘택 식각 공정 시, 기판의 최외곽 부위에서 소정 개수의 게이트전극들을 덮는 제 1절연 패턴을 식각 베리어로 이용함으로써, 게이트 전극의 탑부분인 실리콘 질화막이 과도 식각되지 않게 된다.
따라서, 본 발명은 더미 랜딩 플러그 콘택 식각 공정에서 게이트 전극의 탑부분인 실리콘 질화막이 손실되는 것을 방지할 수 있으며, 또한, 이 후의 금속 매립 공정에서 게이트 전극과 더미 랜딩 플러그가 브릿지되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 더미 랜딩 플러그 콘택 식각 공정 시, 기판의 최외곽 부위에서 소정 개수의 게이트전극들을 덮도록 패터닝된 제 1절연 패턴을 식각 베리어로 이용함으로써, 게이트 전극의 탑부분인 실리콘 질화막이 과도 식각되지 않게 된다.
따라서, 본 발명은 더미 랜딩 플러그 콘택 식각 공정에서 게이트 전극의 탑부분인 실리콘 질화막이 손실되는 것을 방지할 수 있다.
또한, 이 후의 더미 랜딩 플러그 콘택 매립 공정에서 게이트 전극과 더미 랜딩 플러그가 브릿지되는 것을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (1)
- 다수개의 게이트 전극이 구비된 반도체기판을 제공하는 단계와,상기 기판 상에 제 1절연막을 형성하는 단계와,상기 제 1절연막 상에 더미 랜딩 플러그 콘택영역을 노출시키되, 상기 기판의 최외곽부위에서 소정 갯수의 게이트 전극을 덮는 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 하여 상기 제 1절연막을 식각하여 상기 기판의 최외곽 부위에서 소정 갯수의 게이트 전극 위에 제 1절연 패턴을 형성함과 동시에 더미 랜딩 플러그 콘택을 형성하는 단계와,상기 감광막 패턴을 제거하는 단계와,상기 결과물 전면에 다결정 실리콘막을 형성하는 단계와,상기 제 1절연 패턴을 베리어로 이용하여 상기 다결정 실리콘막을 씨엠피하여 더미 랜딩 플러그 콘택을 매립시키는 더미 랜딩 플러그를 형성하는 단계를 포함한 것을 특징으로 하는 더미셀에서의 더미 랜딩 플러그 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043883A KR20050002503A (ko) | 2003-06-30 | 2003-06-30 | 더미셀에서의 더미 랜딩 플러그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043883A KR20050002503A (ko) | 2003-06-30 | 2003-06-30 | 더미셀에서의 더미 랜딩 플러그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050002503A true KR20050002503A (ko) | 2005-01-07 |
Family
ID=37218011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043883A KR20050002503A (ko) | 2003-06-30 | 2003-06-30 | 더미셀에서의 더미 랜딩 플러그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050002503A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100945510B1 (ko) * | 2008-03-07 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
-
2003
- 2003-06-30 KR KR1020030043883A patent/KR20050002503A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100945510B1 (ko) * | 2008-03-07 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040023297A (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| JP4791768B2 (ja) | 半導体素子のストレージノードコンタクトの形成方法 | |
| KR100471410B1 (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR20080045960A (ko) | 반도체 소자의 랜딩플러그 형성방법 | |
| KR20050002503A (ko) | 더미셀에서의 더미 랜딩 플러그 형성 방법 | |
| KR100505417B1 (ko) | 반도체소자의 제조방법 | |
| KR100464657B1 (ko) | 이중 스토리지노드 콘택플러그 형성방법 | |
| KR20040067021A (ko) | 반도체소자의 스토리지노드 콘택플러그 형성방법 | |
| KR20050002504A (ko) | 더미 스토리지노드 콘택 형성 방법 | |
| KR20050002479A (ko) | 랜딩플러그 형성 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100611779B1 (ko) | 반도체소자의 제조 방법 | |
| KR100548562B1 (ko) | 스토리지노드 플러그 형성 방법 | |
| KR100955929B1 (ko) | 반도체소자의 게이트 버퍼스페이서 형성방법 | |
| KR20070036979A (ko) | 반도체 소자의 랜딩플러그 형성방법 | |
| KR101046755B1 (ko) | 반도체 소자의 랜딩 플러그 제조 방법 | |
| KR100418921B1 (ko) | 반도체 소자의 제조방법 | |
| KR100427718B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20110008477A (ko) | 반도체 소자의 제조방법 | |
| KR20050012577A (ko) | 반도체소자의 게이트 버퍼스페이서 형성방법 | |
| KR20060118734A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20040045977A (ko) | 반도체 소자의 제조방법 | |
| KR20050066190A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20040060218A (ko) | 반도체소자의 제조방법 | |
| KR20040085346A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |