KR20070036979A - 반도체 소자의 랜딩플러그 형성방법 - Google Patents

반도체 소자의 랜딩플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 랜딩플러그 형성방법을 개시한다. 개시된 본 발명의 방법은, 상부에 하드마스크를 구비한 게이트들이 형성되고, 상기 게이트들 사이에 접합영역이 형성된 반도체기판을 제공하는 단계와, 상기 게이트들을 덮도록 기판 결과물 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 수 개의 게이트 및 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 결과물 상에 감광막을 도포하는 단계와, 상기 감광막 및 층간절연막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계와, 상기 감광막을 제거하는 단계와, 상기 콘택홀이 매립되도록 기판 결과물 상에 랜딩플러그용 물질막을 형성하는 단계 및 상기 랜딩플러그용 물질막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계를 포함한다.

Description

반도체 소자의 랜딩플러그 형성방법{Method for forming landing plug of semiconductor}
도 1a 및 도 1b는 종래의 랜딩플러그 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 랜딩플러그의 표면에 디싱(dishing)이 발생된 사진.
도 3a 내지 도 3d는 본 발명에 따른 랜딩플러그 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따른 랜딩플러그의 표면에 디싱이 없는 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 소자분리막
23: 게이트절연막 24: 도전막
25: 하드마스크 26: 게이트
27: 스페이서 28: 접합영역
29: 층간절연막 30: 콘택홀
31: 감광막 32: 랜딩플러그용 물질막
32a: 랜딩플러그
본 발명은 반도체 소자의 랜딩플러그(landing plug) 형성방법에 관한 것으로, 보다 상세하게는, 랜딩플러그의 표면에 발생하는 디싱(dishing)을 방지할 수 있는 반도체 소자의 랜딩플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상하부 패턴들간, 특히 기판 접합영역과 비트라인간 및 기판 접합영역과 캐패시터간이 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(self aligned contact : 이하 SAC)을 통해 접합영역 상에 랜딩플러그를 형성함으로써, 이러한 랜딩플러그에 의해 상하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
여기서, 현재 수행되고 있는 랜딩플러그(landing plug) 형성방법을 도 1a 및 도 1b를 참조해서 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역을 한정하는 소자분리막(2)을 구비한 반도체기판(1) 상에 게이트산화막(3), 게이트도전막(4) 및 게이트 하드마스크막(5)의 적층 구조로된 수 개의 게이트(6)를 형성한 후, 상기 게이트의 양측벽에 스페이서(7)를 형성한다. 그런다음, 상기 게이트(6) 양측의 기판 표면 내에 접합영역(8)을 형성한다. 다음으로, 상기 게이트(6)를 덮도록 기판의 전면 상에 층간절연막(9)을 증착한후, 그 표면을 CMP(chemical mechanical polishing)하여 평탄화시킨다.
이어서, 상기 CMP된 층간절연막(9) 상에 콘택홀을 노출시키는 하드마스크용 질화막(미도시)을 형성한다. 계속해서, 상기 하드마스크용 질화막(미도시)을 이용 하여 상기 평탄화된 층간절연막(9)을 식각하여 수 개의 게이트(6) 및 기판 접합영역(8)을 각각 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 매립하도록 기판 결과물 상에 랜딩플러그 물질로 폴리실리콘막(10)을 증착한다.
도 1b를 참조하면, 상기 게이트 하드마스크막(5)이 노출될 때까지 상기 폴리실리콘막(10), 하드마스크용 질화막(미도시) 및 층간절연막(9)을 CMP하고, 이를 통해, 게이트(6) 사이의 기판 접합영역(8) 상에 랜딩플러그(langing plug, 10a)를 형성한다.
그러나, 종래의 랜딩플러그 형성방법에 따르면, 폴리실리콘막(10)의 CMP 공정시 알칼리성 슬러리를 사용하여 진행하고 있는데, 이와 같이 알칼리성 슬러리를 사용하여 CMP 공정을 진행하는 경우에는 폴리실리콘막(10)과 게이트 하드마스크막(5)과의 식각속도와 연마속도의 차이로 인해 층간절연막(9)은 물론 랜딩플러그(10a)의 표면에서 디싱(dishing)이 발생될 수 있다.
도 2는 랜딩플러그의 표면에 디싱이 발생된 모습의 사진이다.
이에 따라, 상기한 디싱 문제를 해결하기 위해서는 별도의 산화막을 추가로 증착해야만 하므로 공정상의 번거로움이 존재할 수 밖에 없다.
특히, 디싱 지역에 빠진 연마잔류물은 후속 세정(cleaning) 공정에서 완전히 제거되지 않고 잔류될 수 있으며, 이 경우에는 비트라인 콘택 또는 스토리지 노드 콘택들간에 브릿지(Bridge)가 유발되어 소자 수율 저하(Yield loss)가 유발된다. 또한, 비트라인 콘택 또는 스토리지 노드 콘택 식각 공정시 디싱 만큼의 자기정렬콘택(Self Aligned Contact:SAC) 마진을 감소시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 랜딩플러그의 표면에 발생되는 디싱을 방지할 수 있는 반도체 소자의 랜딩플러그 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 상부에 하드마스크를 구비한 게이트들이 형성되고, 상기 게이트들 사이에 접합영역이 형성된 반도체기판을 제공하는 단계; 상기 게이트들을 덮도록 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 결과물 상에 감광막을 도포하는 단계; 상기 감광막 및 층간절연막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계; 상기 감광막을 제거하는 단계; 상기 콘택홀이 매립되도록 기판 결과물 상에 랜딩플러그용 물질막을 형성하는 단계; 및 상기 랜딩플러그용 물질막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계;를 포함하는 반도체 소자의 랜딩플러그 형성방법을 제공한다.
여기서, 상기 하드마스크막은 질화막인 것을 특징으로 한다.
상기 감광막 및 층간절연막의 CMP는 산화막용 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 랜딩플러그용 물질막은 si 계열의 물질막 또는 금속을 사용하는 것을 특징으로 한다.
상기 랜딩플러그용 물질막의 CMP는 랜딩플러그용 물질막과 게이트의 하드마스크의 선택비가 10:1∼200:1인 슬러리로, 랜딩플러그용 물질막과 층간절연막의 선택비가 10:1∼200:1인 슬러리를 사용하여 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a를 참조하면, 액티브영역을 한정하는 소자분리막(22)을 구비한 반도체기판(21) 상에 게이트절연막(23), 도전막(24) 및 질화막인 하드마스크(25)의 적층 구조로된 수 개의 게이트(26)를 형성한 후, 상기 게이트(26)의 양측벽에 스페이서(27)를 형성한다. 그런다음, 상기 게이트(26) 양측의 기판 표면 내에 접합영역(28)을 형성한다.
다음으로, 상기 게이트(26)들을 덮도록 기판 결과물 상에 층간절연막(29)을 형성한 후, 상기 층간절연막을 CMP(chemical mechanical polishing)하여 평탄화시킨다. 이어서, 상기 CMP된 층간절연막(29) 상에 콘택홀을 노출시키는 하드마스크용 질화막(미도시)을 형성한다. 계속해서, 상기 하드마스크용 질화막을 이용하여 상기 평탄화된 층간절연막(29)을 식각하여 수 개의 게이트(26) 및 기판 접합영역(27)을 동시에 노출시키는 콘택홀(30)을 형성한다.
도 3b를 참조하면, 상기 콘택홀(30)이 매립되도록 결과물 상에 감광막(31)을 도포한다. 그런다음, 상기 감광막(31) 및 층간절연막(29)을 하드마스크(25)가 노출될 때까지 산화막용 슬러리를 사용하여 CMP한다.
여기서 본 발명은, 랜딩플러그를 형성을 위한 콘택홀(30)을 형성한 후, 랜딩플러그용 물질막을 형성하기 전에, 상기 콘택홀(30)에 감광막(31)을 도포한 다음, 상기 감광막(31)을 CMP함으로 인해서 콘택홀이 형성된 부분과 콘택홀(30)이 형성되지 않은 부분의 단차를 제거하여 줌으로써, Gate isolation CD(Critical Dimension)을 확보할 수 있다.
도 3c를 참조하면, 상기 감광막이 제거된 상태에서 상기 콘택홀(30)이 매립되도록 기판 결과물 상에 si 계열의 물질막 또는 금속막으로 랜딩플러그용 물질막(32)을 증착한다.
도 3d를 참조하면, 상기 랜딩플러그용 물질막(32)을 하드마스크(25)가 노출될 때까지 CMP하여 게이트들(26) 사이에 접합영역들(28)과 서로 분리되어 각각 콘택하는 랜딩플러그(32a)를 형성한다. 이 때, 상기 랜딩플러그용 물질막(32)의 CMP는 랜딩플러그용 물질막(32)과 하드마스크(25)의 선택비가 10:1∼200:1인 슬러리로, 랜딩플러그용 물질막(32)과 층간절연막(29)의 선택비가 10:1∼200:1인 슬러리를 사용하여 수행한다.
전술한 바와 같이, 본 발명은 상기 콘택홀(30)에 감광막(31)을 도포한 후, 감광막(31)을 CMP함에 따라 콘택홀(30)이 형성된 부분과 콘택홀이 형성되지 않은 부분의 단차가 제거되어 Gate isolation CD(Critical Dimension)을 확보할 수 있다.
또한, 본 발명은 게이트의 상부막인 하드마스크(25)의 단차가 제거됨에 따라, 랜딩플러그용 물질막(32) CMP 공정시 하드마스크(25) 및 층간절연막(29)에 대 한 고선택비를 갖는 슬러리를 사용함으로써, 랜딩플러그(32a)의 표면에서 디싱이 발생되지 않으며, 따라서, 디싱을 제거하기 위한 추가 공정이 필요치 않으므로 종래 공정상의 번거로움은 해결되며, 게다가, 디싱 지역에서의 연마잔류물이 제거되지 않음에 따른 결함 발생도 근본적으로 해결된다.
도 4는 랜딩플러그의 표면에 디싱이 없는 사진이다.
아울러, 본 발명은 랜딩플러그에 디싱이 발생되지 않아 후속 비트라인 콘택 및 스토리지 노드 콘택 식각 공정시 SAC 마진을 확보할 수 있다.
이상에서와 같이, 본 발명은 감광막을 사용하여 평탄화를 진행함으로써 콘택홀 형성시 발생된 단차를 제거하여 Gate isolation CD(Critical Dimension)을 확보할 수 있다. 이로 인해, 소자의 제조 수율을 향상 시킬 수 있다.
또한, 본 발명은 랜딩플러그용 물질막 CMP 공정시 게이트의 상부막인 하드마스크와 층간절연막에 대한 고선택비를 갖는 슬러리를 사용함으로써, 랜딩플러그의 표면에서 디싱이 발생되지 않으며, 이에 따라, 후속 비트라인 콘택 및 스토리지 노드 콘택 식각 공정시 SAC 공정마진을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (5)

  1. 상부에 하드마스크를 구비한 게이트들이 형성되고, 상기 게이트들 사이에 접합영역이 형성된 반도체기판을 제공하는 단계;
    상기 게이트들을 덮도록 기판 결과물 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 수 개의 게이트 및 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 매립되도록 결과물 상에 감광막을 도포하는 단계;
    상기 감광막 및 층간절연막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계;
    상기 감광막을 제거하는 단계;
    상기 콘택홀이 매립되도록 기판 결과물 상에 랜딩플러그용 물질막을 형성하는 단계; 및
    상기 랜딩플러그용 물질막을 게이트의 하드마스크가 노출될 때까지 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
  2. 제 1 항에 있어서, 상기 하드마스크막은 질화막인 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
  3. 제 1 항에 있어서, 상기 감광막 및 층간절연막의 CMP는 산화막용 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
  4. 제 1 항에 있어서, 상기 랜딩플러그용 물질막은 si 계열의 물질막 또는 금속을 사용하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
  5. 제 1 항에 있어서, 상기 랜딩플러그용 물질막의 CMP는 플러그용 물질막과 게이트의 하드마스크의 선택비가 10:1∼200:1인 슬러리로, 플러그용 물질막과 층간절연막의 선택비가 10:1∼200:1인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
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* Cited by examiner, † Cited by third party
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US10103177B2 (en) 2016-03-29 2018-10-16 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method of the same

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