KR20090011962A - 반도체 소자의 랜딩 플러그 형성방법 - Google Patents

반도체 소자의 랜딩 플러그 형성방법 Download PDF

Info

Publication number
KR20090011962A
KR20090011962A KR1020070076034A KR20070076034A KR20090011962A KR 20090011962 A KR20090011962 A KR 20090011962A KR 1020070076034 A KR1020070076034 A KR 1020070076034A KR 20070076034 A KR20070076034 A KR 20070076034A KR 20090011962 A KR20090011962 A KR 20090011962A
Authority
KR
South Korea
Prior art keywords
layer
film
gate
hard mask
forming
Prior art date
Application number
KR1020070076034A
Other languages
English (en)
Inventor
채광기
문옥민
이영방
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070076034A priority Critical patent/KR20090011962A/ko
Publication of KR20090011962A publication Critical patent/KR20090011962A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 소자의 랜딩 플러그 형성방법은, 접합 영역 및 상부에 하드마스크를 구비한 게이트가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 상부에 하드마스크를 구비한 게이트 및 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 게이트 하드마스크 상에 보완막을 형성하는 단계; 상기 콘택홀을 매립하도록 도전막을 형성하는 단계; 및 상기 도전막을 상기 보완막이 노출되도록 평탄화하는 단계;를 포함한다.

Description

반도체 소자의 랜딩 플러그 형성방법{Method for forming landing plug of semiconductor device}
본 발명은 반도체 소자의 랜딩 플러그 형성방법에 관한 것으로, 보다 상세하게는, SAC(Self Aligned Contact) 페일(Fail)을 방지하여 소자 특성을 개선할 수 있는 반도체 소자의 랜딩 플러그 형성방법에 관한 것이다.
반도체 메모리 소자, 즉, 디램 소자는 랜딩 플러그 콘택과 비트라인 콘택 및 스토리지 노드 콘택을 통해 캐패시터 및 비트라인과의 전기적 동작이 이루어진다. 이러한 콘택들, 즉, 콘택 플러그들은 통상 반도체 기판 상에 게이트 라인 또는 비트 라인을 형성한 후에 층간절연막을 형성한다. 그런 다음, 콘택 형성 영역의 층간절연막 부분을 선택적으로 식각하며, 이어서, 도전막을 증착한 후에 이를 CMP하는 SAC 공정을 통해 형성하고 있다.
여기서, 상기 도전막에 대한 CMP는 층간절연막 상에 증착된 도전막을 제거함과 아울러 게이트 라인 또는 비트 라인의 하드마스크 질화막을 일정량 함께 연마하여 이웃하는 콘택들간 완전한 분리가 이루어지도록 하고 있다.
이하에서는, 도 1a 내지 도 1f는 종래 기술에 따른 랜딩 플러그 형성방법을 설명하도록 한다.
도 1a를 참조하면, 활성 영역을 정의하는 소자분리막(도시안됨)이 구비된 반도체 기판(100) 상에 게이트 절연막(102), 게이트 도전막(104) 및 게이트 하드마스크막(106)의 적층 구조로 이루어진 수 개의 게이트(107)들을 형성한다.
이어서, 이온주입 공정을 통해 상기 게이트(107) 양측의 반도체 기판(100) 표면 내에 접합 영역(J)을 형성한 후, 상기 접합 영역(J)이 형성된 반도체 기판의 게이트(107) 표면 상에 식각방지막(108)을 형성한다. 그런 다음, 상기 게이트(107)들을 덮도록 반도체 기판(100) 상에 층간절연막(110)을 형성한다.
도 1b를 참조하면, 상기 층간절연막(110) 상에 하드마스크막(112)을 형성한 후, 상기 하드마스크막(112) 상에 랜딩 플러그 영역을 노출시키는 감광막 패턴(114)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴을 이용해서 상기 노출된 하드마스크막(112) 및 층간절연막(110) 부분을 식각하여 랜딩 플러그 영역을 노출시키는 콘택홀(C)들을 형성한다. 그런 다음, 감광막 패턴을 제거한다.
이때, 상기 콘택홀(C) 형성시 상기 감광막 패턴에 의해 노출된 게이트 하드마스크막(106) 부분이 일부 식각되며, 이에, 상기 게이트 하드마스크(106)의 상부에서 샤프한(Sharp) 형상의 프로파일이 형성된다.
도 1d를 참조하면, 상기 감광막 패턴이 제거된 상태에서 상기 콘택홀(C)들을 매립하도록 상기 반도체 기판(100) 상에 폴리실리콘막(118)을 형성한다.
도 1e를 참조하면, 상기 폴리실리콘막(118)을 상기 층간절연막(110)이 노출 될 때까지 에치백(Etch-back)한다.
여기서, 상기 게이트 하드마스크막(106)은 상기 콘택홀(C) 형성시 상기 게이트 하드마스크막(106) 상부의 일부가 식각되어 샤프(Sharp)한 형상의 프로파일을 갖기 때문에, 랜딩 플러그를 형성하기 위한 상기 에치백시, 상기 게이트 하드마스크막(106)이 노출되지 않는 경우가 발생하며, 이 경우에는, 이웃하는 콘택들간 완전한 분리가 이루어지지 않는다.
도 1f를 참조하면, 상기 이웃하는 콘택들간의 분리가 이루어지도록 상기 에치백된 폴리실리콘막(118)을 상기 게이트 하드마스크막(106)이 노출될 때까지 CMP한다.
상기 CMP는 통상 실리카 슬러리(Silica Slurry)를 사용하여 수행하며, 상기 CMP를 통해 콘택들간 분리가 이루어진 랜딩 플러그를 형성한다.
그러나, 전술한 종래 기술의 경우에는, 상기 콘택홀(C) 형성시 상기 게이트 하드마스크막(106)이 샤프한 형상으로 손실되기 때문에, 상기 층간절연막(110)을 타겟으로 하는 에치백시 랜딩 플러그 간의 아이솔레이션(Isolation)이 제대로 이루어지지 않는다.
또한, 상기 랜딩 플러그 간의 아이솔레이션을 위한 CMP시 상기 게이트 하드마스크막(106)의 샤프한 형상으로 인해, 상기 랜딩 플러그 간의 아이솔레이션을 위한 충분한 CD를 확보할 수 없으며, 이로 인해, SAC 페일이 발생하게 된다.
따라서, 충분한 CD를 확보하기 위해, 상기 CMP시 상기 게이트 하드마스크막(106)의 연마량을 증가시켰으나, 과도한 연마량으로 인해 상기 게이트 도전 막(104)이 노출될 우려가 발생하게 된다.
본 발명은 SAC 페일을 방지하여 소자 특성을 개선할 수 있는 반도체 소자의 랜딩 플러그 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 랜딩 플러그 형성방법은, 접합 영역 및 상부에 하드마스크를 구비한 게이트가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 상부에 하드마스크를 구비한 게이트 및 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 게이트 하드마스크 상에 보완막을 형성하는 단계; 상기 콘택홀을 매립하도록 도전막을 형성하는 단계; 및 상기 도전막을 상기 보완막이 노출되도록 평탄화하는 단계;를 포함한다.
여기서, 상기 보완막은 산화막과 질화막의 이중막으로 형성한다.
상기 보완막을 형성하는 단계는, 상기 노출된 접합 영역, 게이트 하드마스크막 및 층간절연막을 포함한 콘택홀의 표면 상에 산화막을 형성하는 단계; 상기 산화막 상에 질화막을 형성하는 단계; 상기 게이트 하부의 질화막을 제거하는 단계; 및 상기 게이트 하부의 산화막을 제거하여 상기 게이트 상부 하드마스크의 표면에 산화막과 질화막의 이중막으로 이루어진 보완막을 형성하는 단계;를 포함한다.
상기 산화막은 30∼100Å의 두께로 형성한다.
상기 질화막은 PECVD 방식을 통해 100∼1000Å의 두께로 형성한다.
상기 질화막은 상기 콘택홀의 하부보다 상부에서 더 두꺼운 두께를 갖도록 형성한다.
상기 질화막의 제거는 인산용액을 사용하여 수행한다.
상기 산화막의 제거는 HF계열의 케미컬을 사용하여 수행한다.
상기 도전막은 폴리실리콘막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 콘택홀 형성시 샤프한 형상으로 손실되는 게이트 하드마스크막 상에 상기 샤프한 형상으로 손실된 부분을보완하기 위해 산화막과 질화막으로 이루어진 보완막을 형성한다.
이렇게 하면, 랜딩 플러그를 형성하기 위한 층간절연막의 에치백시, 상기 랜딩 플러그 간의 아이솔레이션을 효과적으로 할 수 있다.
또한, 상기 보완막을 형성함으로써, 상기 랜딩 플러그 간의 아이솔레이션을 위한 CMP시 충분한 CD 확보 및 연마량을 감소시킬 수 있으므로, 소자 특성을 개선할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역을 정의하는 소자분리막(도시안됨)이 구비된 반도체 기판(200) 상에 게이트 절연막(202), 게이트 도전막(204) 및 게이트 하드마스 크막(206)을 차례로 형성한다. 그런 다음, 상기 게이트 하드마스크막(206) 상에 게이트 영역을 노출시키는 마스크 패턴(도시안됨)을 형성하여, 상기 게이트 하드마스크막(206)과 게이트 도전막(204) 및 게이트 절연막(202)을 식각하여 상기 반도체 기판(200) 상에 수 개의 게이트(207)들을 형성한다. 그런 다음, 마스크 패턴을 제거한 후, 이어서, 이온주입 공정을 통해 상기 게이트(207)들 양측의 상기 반도체 기판(200) 표면 내에 접합 영역(J)을 형성한다.
도 2b를 참조하면, 상기 접합 영역(J)이 형성된 상기 반도체 기판(200)의 게이트(207)들의 표면 상에 질화막 재질의 식각방지막(208)을 형성한 후, 상기 게이트(207)들을 덮도록 상기 식각방지막(208) 상에 층간절연막(210)을 형성한다. 상기 층간절연막(210)은 산화막으로 형성한다.
도 2c를 참조하면, 상기 층간절연막(210)을 상기 식각방지막(208)이 노출될 때까지 CMP하여 평탄화시킨 후, 상기 평탄화된 층간절연막(210) 상에 하드마스크막(212)을 형성한다. 그런 다음, 상기 하드마스크막(212) 상에 접합 영역(J)을 노출시키는 감광막 패턴(214)을 형성한다.
도 2d를 참조하면, 상기 감광막 패턴을 이용해서 상기 노출된 하드마스크막(212) 및 층간절연막(210) 부분을 식각하여 접합 영역(J)을 노출시키는 콘택홀(C)을 형성한다. 이어서, 상기 감광막 패턴을 제거한다.
이때, 상기 콘택홀(C) 형성시 상기 감광막 패턴에 의해 노출된 게이트 하드마스크막(208)의 상부가 샤프한(Sharp) 형상으로 손실된다.
도 2e를 참조하면, 상기 노출된 접합 영역(J), 게이트 하드마스크막(206)을 포함한 상기 하드마스크막(212) 및 콘택홀(C)의 표면 상에 산화막(216)을 형성한다.
상기 산화막(216)은 30∼100Å의 두께로 형성하며, 후속의 질화막을 제거하기 위한 식각 공정시 상기 질화막 하부의 식각을 방지해주는 역할을 한다.
도 2f를 참조하면, 상기 산화막(216) 상에 질화막(218)을 형성한다. 상기 질화막(218)은 스텝 커버리지(Step Coverage)가 좋지 않은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposited : PECVD) 방식을 통해 상기 산화막(216) 상부에는 두껍게, 상기 산화막(216) 및 콘택홀(C) 표면 하부에는 얇게 증착되도록 형성한다.
즉, 상기 질화막(218)은 상기 콘택홀(C) 하부에 보이드가 발생되도록 상기 콘택홀(C) 상부에 100∼1000Å의 두께로 형성하는 것이 바람직하다.
상기 질화막(218)은 상기 콘택홀(C) 형성시 샤프한 형상으로 손실된 상기 게이트 하드마스크막(206)의 부분을 보완해주어 랜딩 플러그 간의 아이솔레이션이 효과적으로 이루어지도록 해준다.
도 2g를 참조하면, 상기 랜딩 플러그 영역을 포함한 게이트(207) 하부의 질화막(218) 및 산화막(216) 부분을 선택적으로 제거하여 상기 게이트(207) 상부의 게이트 하드마스크막(206) 및 하드마스크막(212) 표면에 질화막(218)과 산화막(216)의 이중막으로 이루어진 보완막(219)을 완성한다.
여기서, 상기 보완막(219)은 상기 샤프한 형상으로 손실된 게이트 하드마스크막(206)의 손실 부분을 보완해줌으로써, 후속의 랜딩 플러그 간의 아이솔레이션 을 위한 CMP시, 연마량 감소 및 충분한 CD를 확보하기 위해 형성해 주는 것이다.
상기 질화막(218)의 제거는 인산용액을 사용하여 수행하며, 상기 산화막(216)의 제거는 HF계열의 케미컬을 사용하여 수행한다.
도 2h를 참조하면, 상기 콘택홀(C)들을 매립하도록 질화막(218) 및 반도체 기판(200) 상에 폴리실리콘막(220)을 형성한다.
도 2i를 참조하면, 상기 폴리실리콘막(220)을 상기 게이트 하드마스크막(206) 및 보완막(219)이 노출될 때까지 CMP하여 랜딩 플러그를 형성한다.
이때, 상기 보완막(219)이 상기 게이트 하드마스크막(206)을 보완하기 때문에, 상기 랜딩 플러그 간의 아이솔레이션이 효과적으로 이루어지며, 충분한 CD를 확보할 수 있다.
따라서, 상기 게이트 하드마스크막(206)의 연마량을 증가시킬 필요가 없으며, 이로 인해, SAC 페일 및 게이트(207)간의 단락(Short)이 발생하는 것을 방지하여 소자의 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 게이트 절연막
204 : 게이트 도전막 206 : 게이트 하드마스크막
207 : 게이트 208 : 식각방지막
210 : 층간절연막 212 : 하드마스크막
214 : 감광막 패턴 C : 콘택홀
216 : 산화막 218 : 질화막
220 : 폴리실리콘막

Claims (9)

  1. 접합 영역 및 상부에 하드마스크를 구비한 게이트가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 상부에 하드마스크를 구비한 게이트 및 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 노출된 게이트 하드마스크 상에 보완막을 형성하는 단계;
    상기 콘택홀을 매립하도록 도전막을 형성하는 단계; 및
    상기 도전막을 상기 보완막이 노출되도록 평탄화하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 보완막은 산화막과 질화막의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 보완막을 형성하는 단계는,
    상기 노출된 접합 영역, 게이트 하드마스크막 및 층간절연막을 포함한 콘택홀의 표면 상에 산화막을 형성하는 단계;
    상기 산화막 상에 질화막을 형성하는 단계;
    상기 게이트 하부의 질화막을 제거하는 단계; 및
    상기 게이트 하부의 산화막을 제거하여 상기 게이트 상부 하드마스크의 표면에 산화막과 질화막의 이중막으로 이루어진 보완막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 산화막은 30∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  5. 제 3 항에 있어서,
    상기 질화막은 PECVD 방식을 통해 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  6. 제 3 항에 있어서,
    상기 질화막은 상기 콘택홀의 하부보다 상부에서 더 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  7. 제 3 항에 있어서,
    상기 질화막의 제거는 인산용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  8. 제 3 항에 있어서,
    상기 산화막의 제거는 HF계열의 케미컬을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
  9. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
KR1020070076034A 2007-07-27 2007-07-27 반도체 소자의 랜딩 플러그 형성방법 KR20090011962A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070076034A KR20090011962A (ko) 2007-07-27 2007-07-27 반도체 소자의 랜딩 플러그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070076034A KR20090011962A (ko) 2007-07-27 2007-07-27 반도체 소자의 랜딩 플러그 형성방법

Publications (1)

Publication Number Publication Date
KR20090011962A true KR20090011962A (ko) 2009-02-02

Family

ID=40683019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070076034A KR20090011962A (ko) 2007-07-27 2007-07-27 반도체 소자의 랜딩 플러그 형성방법

Country Status (1)

Country Link
KR (1) KR20090011962A (ko)

Similar Documents

Publication Publication Date Title
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20080003503A (ko) 반도체 소자의 트랜지스터 형성 방법
KR100668843B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR20050002315A (ko) 반도체 소자의 제조 방법
KR20090011962A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20010058351A (ko) 반도체 소자의 제조방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR20080002487A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100681207B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20070036979A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100431815B1 (ko) 반도체소자의 제조방법
KR100505897B1 (ko) 반도체 소자의 제조방법
KR100481917B1 (ko) 반도체 소자의 제조방법
KR101139463B1 (ko) 반도체 소자의 제조 방법
KR100650815B1 (ko) 플래쉬 메모리소자의 소자분리막 형성방법
KR100886713B1 (ko) 반도체 소자의 제조방법
KR20110012679A (ko) 반도체 소자의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20070114462A (ko) 반도체소자의 랜딩플러그컨택 형성방법
KR20080061850A (ko) 반도체 소자 및 그 제조 방법
KR20010065187A (ko) 반도체 소자의 패턴 단차 완화 방법
KR20080084298A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20060118181A (ko) 반도체 소자의 제조방법
KR20100102253A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination