KR20080003503A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성 방법에 괸한 것으로, 패드 산화막과 패드 질화막이 순차적으로 증착된 반도체 기판의 소정 영역에 트렌치를 형성하는 단계; 상기 트렌치를 매립하기 위하여 평탄화된 소자분리 산화막을 형성하는 단계; 상기 소자분리 산화막 상부를 일정 두께 제거한 다음, 전면에 배리어 질화막과 희생 산화막을 순차적으로 증착하는 단계; 패드 질화막이 노출될 때까지 결과물 전면에 대한 평탄화 공정을 수행하는 단계; 상기 반도체 기판이 노출될 때까지 결과물 전면에 대한 선택적 습식 식각 공정을 수행하는 단계; 결과물 전면에 포토레지스트 패턴을 형성한 다음, 이를 식각 마스크로 반도체 기판에 대한 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
Description
도 1은 종래 트랜지스터 형성 방법에 의한 리세스 게이트를 도시한 단면도.
도 2a 내지 2g는 본 발명의 트랜지스터 형성 방법을 도시한 공정 개략도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21: 실리콘 기판 3, 25: 소자분리 산화막
5: 워드라인 패턴 9: 수직의 패턴 프로파일
11: 경사진 패턴 프로파일 23: 패드 질화막
27: 배리어 질화막 29: 희생 산화막
31: 포토레지스트 패턴 33: 리세스 게이트용 트렌치
35: 워드라인용 도전체층 패턴 37: 하드마스크 패턴
a: 소자분리 산화막 영역 내에 형성된 폭이 넓은 불필요한 트렌치
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
오늘날 반도체 소자의 응용 분야가 확장됨에 따라, 제조 원가는 낮고, 집적 도 및 전기적 특성은 향상된 반도체 소자를 제조하기 위한 공정 설비 또는 공정 기술의 개발이 절실히 요구되고 있다. 이와 관련하여, 전극 선폭이나, 게이트 유전막의 두께 및 소오스/드레인의 접합 깊이(junction depth) 등의 구성 요소 크기를 축소시키기 위한 연구가 다각적으로 이루어지고 있다.
하지만, 반도체 소자의 디자인 룰이 0.1um 이하로 점차 심화함에 따라, 상기 구성 요소들을 포함하는 트랜지스터의 크기뿐만 아니라, 그 주변 회로의 채널 길이도 따라서 감소하였기 때문에, 안정된 동작을 수행하는 트랜지스터를 제조하는 것이 매우 어려워 졌다.
예를 들면, 소오스/드레인 영역의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 감소된 단채널(short channel) 효과가 유발되면서, 소자 내에 데이터 보유 시간(retension time)을 충분히 확보하는 것이 어려워졌다. 또한, 공정 마진의 감소로 접합 누설(junction leakage) 전류도 증가하였다.
종래 유효 채널 길이를 증가시키기 위하여, 반도체 기판의 채널 영역을 식각하여 리세스 채널 게이트 트랜지스터(recessed channel gate)를 형성하는 방법을 도입하였다.
하지만, 종래 소자분리 산화막(3)이 구비된 실리콘 기판(1) 전면에 대한 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 방법의 경우, 인산을 이용한 세정 공정 시에 소자분리 산화막(3) 내부에 과도 식각이 발생하여 폭이 넓은 불필요한 트렌치(a)가 형성되었다. 이러한 단점으로 인하여 후속 공정인 워드 라인 형성 공정 시에 반도체 기판(1) 상에는 수직의 프로파일(9)을 가지는 워드 라인 패 턴이 형성되는 반면, 넓은 폭(a)을 가지는 소자분리 산화막(3) 상에는 경사진 프로파일(11)의 워드 라인 패턴이 형성된다(도 1 참조).
이에 따라 스토리지 노드(storage node) 또는 비트라인 노드 플러그(plug)와 워드라인 간에 브리지(bridge)가 형성되어, 소자 동작의 불량을 가져오므로, 반도체 소자의 생산성과 수율이 감소된다.
이에 본 발명자들은 리세스 게이트용 트렌치 형성 공정 시에 소자분리산화막 영역에 불필요한 트렌치가 형성되는 것을 방지할 수 있는 방법을 개발하여 본 발명을 완성하였다.
본 발명에서는 소자분리산화막 영역 상부에 배리어 질화막을 형성한 다음, 후속 리세스 게이트용 트렌치 형성 공정을 수행함으로써, 소자분리 산화막 영역에 불필요한 리세스 게이트용 트렌치가 형성되는 것을 방지할 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여,
본 발명에서는
패드 산화막과 패드 질화막이 순차적으로 형성된 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;
상기 트렌치를 매립하기 위하여 결과물 전면에 평탄화된 소자분리 산화막을 형성하는 단계;
상기 반도체 기판의 측면 상부가 노출될 때까지 소자분리 산화막을 제거하는 단계;
상기 결과물 전면에 배리어 질화막을 증착시키는 단계;
상기 결과물 전면에 희생 산화막을 증착하는 단계;
패드 질화막이 노출될 때까지 상기 희생 산화막 및 배리어 질화막을 제거하는 평탄화 공정을 수행하는 단계;
상기 반도체 기판이 노출될 때까지 결과물 전면에 대한 선택적 습식 식각 공정을 수행하는 단계;
결과물 전면에 포토레지스트 패턴을 형성하는 단계; 및
상기 포토레지스트 패턴을 식각 마스크로 반도체 기판에 대한 건식 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
이때 상기 방법은 리세스 게이트용 트렌치 형성 후, 결과물 전면에 워드라인용 도전체층 패턴과 하드마스크 패턴이 적층된 워드 라인 패턴을 형성하는 단계를 더 포함한다.
이하 본 발명을 도 2a 내지 도 2f를 이용하여 상세히 설명한다.
우선, 도 2a을 참조하면, 실리콘 기판(21) 상에 패드 산화막 (미도시)과 패드 질화막(23)을 순차적으로 증착한 다음, 실리콘 기판(21)을 소정 깊이까지 제거하여 트렌치 (미도시)를 형성한다.
상기 트렌치를 매립하기 위하여, 패드 산화막과 패드 질화막을 포함하는 전 면에 평탄화된 소자분리 산화막 (미도시)을 증착 한다.
이어서, 상기 도 2a의 결과물에 대해 실리콘 기판(21) 측면 상부가 500∼1000Å 두께 정도로 노출될 때까지 습식 또는 건식 에치백(etch-back) 공정을 수행하여 도 2b에 도시한 바와 같이 소자분리 산화막(25) 상부를 일부 제거한다.
상기 도 2b의 결과물에 도 2c에 나타난 바와 같이 배리어 질화막(27)을 증착하여 소자분리 산화막(25)을 캡핑(capping)한 다음, 그 상부에 희생 산화막(29)을 증착한다.
이때, 상기 배리어 질화막은 PE(plasma enhanced)-질화막 또는 LP(Low-Pressure)-질화막을 이용하여 500∼1000Å두께로 증착한다.
상기 희생 산화막은 후속 CMP 공정 시에 반도체 기판의 손상 없이 패드 질화막 상부와 측벽 배리어 질화막을 연마할 수 있도록 제어하기 위한 배리어막으로 사용된다. 상기 희생 산화막은 PSG(phosphosilicate glass), USG(undoped silicate glass), TEOS(tetraethoxysilicate glass) 및 BPSG(borophosphosilicate glass) 등을 사용하여 3000Å 두께로 증착한다.
상기 도 2c의 결과물 전면에 대해 패드 질화막(23)이 노출될 때까지 희생 산화막(29) 및 배리어 질화막(27)을 제거하는 CMP 공정을 수행하여, 도 2d에 도시한 바와 같은 평탄화된 결과물을 얻는다.
그 다음, 상기 도 2d의 결과물에 대해 반도체 기판(21)이 노출될때까지 선택적 습식 식각 공정을 수행하여 도 2e에 도시한 바와 같은 평탄화된 반도체 기판(1)을 얻었다.
이때, 상기 선택적 습식 식각 공정은 먼저 질화막만을 제거할 수 있는 인산을 사용하여 패드 질화막(23)과 배리어 질화막(27) 일부를 제거하는 단계; 및 일반적인 산화막 제거용 과수를 이용하여 희생 산화막(29)을 모두 제거하는 단계로 수행된다.
상기 선택적 습식 식각 공정은 반도체 기판을 연마 정지막으로 사용하는 CMP 공정을 수행할 수도 있다.
상기 도 2e의 결과물 전면에 포토레지스트막(미도시)를 형성한 후, 노광 및 현상 공정을 수행하여 도 2f에 도시한 바와 같이 전면에 포토레지스트 패턴(31)을 형성한다.
상기 포토레지스트 패턴(31)을 식각 마스크로 반도체 기판에 대한 건식 식각 공정을 수행하여 리세스 게이트용 트렌치(33)를 형성한다.
이때, 상기 건식 식각 공정은 배리어 질화막에 대해서는 식각 속도가 낮은 반면, 실리콘 기판에 대해서는 식각 속도가 높은 식각 조건하에서 수행되기 때문에, 배리어 질화막이 형성되어 있는 소자분리 산화막(25) 영역에는 불필요한 리세스 게이트용 트렌치가 형성되지 않는다.
이어서, 상기 도 2f의 포토레지스트 패턴(31)을 제거한 다음, 결과물 전면에 워드라인용 도전체층(미도시)과 하드마스크 질화막(미도시)을 순차적으로 형성하고, 식각하여 도 2g에 도시한 바와 같이 워드라인용 도전체층 패턴(35)및 하드마스크 패턴(37)이 순차적으로 적층되어 있는 워드라인 패턴을 형성한다.
이때 도 2g에 도시한 바와 같이 소자분리 산화막(25) 영역의 배리어 질화막 상부에 수직의 프로파일을 가지는 워드라인 패턴이 형성된다.
전술한 바와 같은 본 발명의 방법에 의해 종래 리세스 게이트용 트렌치를 형성하기 위한 식각 공정 시에 소자분리 산화막 내부에 불필요한 리세스 게이트용 트렌치가 형성되는 것을 방지할 수 있다. 그 결과, 후속 워드라인 패턴 형성 공정 시에 소자분리 산화막 영역 상부에 수직의 프로파일을 가지는 워드 라인 패턴을 형성할 수 있다.
결론적으로, 본 발명의 방법에 의해 스토리지 노드 또는 비트라인 노드 플러그와 워드라인 간에 브리지가 형성되어 오동작 불량이 발생하는 것을 막을 수 있으므로, 안정된 동작을 수행하는 소자를 제조할 수 있다. 따라서, 반도체 소자의 생산성과 수율을 향상시킬 수 있다.
상기와 같은 본 발명의 방법에 의해 소자분리 산화막 영역에 불필요한 리세스 게이트용 트렌치가 형성되는 것을 방지할 수 있으므로, 소자분리 산화막 상부에 수직의 프로파일을 가지는 워드라인 패턴을 형성하여 안정된 동작을 수행하는 소자를 제조할 수 있다.
Claims (7)
- 패드 산화막과 패드 질화막이 순차적으로 형성된 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;상기 트렌치를 매립하기 위하여 결과물 전면에 평탄화된 소자분리 산화막을 형성하는 단계;상기 반도체 기판의 측면 상부가 노출될 때까지 소자분리 산화막을 제거하는 단계;상기 결과물 전면에 배리어 질화막을 증착시키는 단계;상기 결과물 전면에 희생 산화막을 증착하는 단계;패드 질화막이 노출될 때까지 상기 희생 산화막 및 배리어 질화막을 제거하는 평탄화 공정을 수행하는 단계;상기 반도체 기판이 노출될 때까지 결과물 전면에 대한 선택적 습식 식각 공정을 수행하는 단계;결과물 전면에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 반도체 기판에 대한 건식 식각 공정을 수행하여 리세스 게이트용 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 방법은 리세스 게이트용 트렌치 형성 후, 결과물 전면에 워드라인용 도전체층 패턴과 하드마스크 패턴이 적층된 워드라인 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 배리어 질화막은 PE-질화막 또는 LP-질화막을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 배리어 질화막은 500∼1000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 희생 산화막은 PSG, USG, TEOS 또는 BPSG로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 습식 식각 공정은인산을 이용하여 패드 질화막과 배리어 질화막을 제거하는 단계; 및산화막 제거용 과수를 이용하여 희생 산화막을 제거하는 단계로 수행되는 것 을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제1항에 있어서,상기 건식 식각 공정은 배리어 질화막에 대해서는 식각 속도가 낮고, 실리콘 기판에 대해서는 식각 속도가 높은 조건하에서 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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