KR20050043408A - 리세스 게이트 트랜지스터에서의 리세스 형성방법 - Google Patents
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Abstract
본 발명에서는 마스킹막 패턴의 측벽에 일정 두께의 스페이서를 형성하여 메인 리세스(main-recess) 보다 작은 사이즈와 얕은 깊이의 프리 리세스(pre-recess)를 형성한 후, 일정 사이즈와 깊이를 갖는 메인 리세스를 형성함으로써 리세스 상부의 오픈 사이즈 만큼 리세스의 하부 사이즈를 유지할 수 있는 리세스 게이트 트랜지스터에서의 리세스 형성방법이 개시된다. 상기 리세스 게이트 트랜지스터에서의 리세스 형성방법은 리세스 게이트 트랜지스터를 형성하기 위하여 일정 사이즈와 깊이를 갖는 리세스를 형성하는 방법에 있어서, 상기 일정 사이즈 보다는 작은 사이즈를 갖고, 상기 일정 깊이 보다는 얕은 깊이를 갖는 프리 리세스를 형성하는 단계와; 상기 프리 리세스를 포함하고, 일정 사이즈와 깊이를 갖는 메인 리세스를 형성하는 단계를 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 리세스 게이트 트랜지스터에서의 리세스 형성방법에 관한 것이다.
반도체 사용자들이 반도체 소자에 대한 고집적화 및 고용량화 등을 계속해서 요구함에 따라 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되고 있다. 그 결과로서, 게이트의 간격이 점차적으로 줄어들고 모오스 트랜지스터(MOS Transistor)의 채널 길이가 감소됨에 따라 트랜지스터의 특성을 심각하게 열화시키는 단채널 효과(SCE : Short Channel Effect)가 발생되고, 누설전류가 발생되는 등의 여러 문제들이 노출되고 있다. 상기 단채널 효과는 드레인 유도장벽 감소(DIBL : Drain Induced Barrier Lowering), 펀치쓰루(punch through), 핫 캐리어(hot carrier) 효과 등에 기인하여 발생된다.
따라서, 이러한 문제들을 해결하기 위하여, 기판 평면에 형성된 게이트 전극을 갖는 플래너 게이트형(Planar Gate Type) 트랜지스터와 달리, 기판에 형성된 리세스의 측벽과 하단면에 게이트 절연막을 형성한 후 리세스 내에 폴리실리콘 등의 도전막을 채운 형태의 게이트 구조를 갖는 리세스 게이트형(Recess Gate Type) 트랜지스터가 본 분야에서 공지되어 있다.
이하에서는 종래의 기술에 따른 리세스 게이트 트랜지스터의 형성방법이 첨부된 도면들을 참조하여 설명된다.
도 1 내지 도 4는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 이를 참조하여 간략히 살펴보면 다음과 같다.
도 1을 참조하면, p형 반도체 기판(100)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(102)이 형성되고, 상기 반도체 기판에 p형 불순물을 이온주입함으로써 웰 영역(104)이 형성된다. 이어서, 상기 소자분리막(102)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(106)이 형성된 후, 상기 활성영역에 n형 불순물을 이온주입함으로써 불순물 도입층(108)이 형성된다.
도 2를 참조하면, 상기 도 1의 결과물에 산화막(110) 및 폴리실리콘막(112)이 형성된 후, 리세스 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(도면 미도시)이 상기 폴리실리콘막(112) 상에 형성된다. 이어서, 상기 포토레지스트 패턴을 이용하여 상기 마스킹막(112)을 식각하고, 상기 식각된 마스킹막을 식각마스크로 이용하여 상기 절연막(110) 및 반도체 기판(100)을 순차적으로 식각함에 의해 리세스가 형성된다.
도 3을 참조하면, 상기 리세스내에 게이트 산화막(113)이 형성된 후, 상기 게이트 산화막이 형성된 리세스의 내부가 충분히 채워지도록 폴리실리콘막(114)이 형성된다. 이어서, 상기 폴리실리콘막(114) 상에 텅스텐막(116) 및 캡핑막(118)이 순차적으로 형성된다.
도 4를 참조하면, 상기 도 3의 결과물에 사진공정 및 식각공정을 진행함에 의해 게이트 스택이 형성된 후, 상기 게이트 스택의 측벽에 게이트 스페이서(120)가 형성되도록 한다. 이어서, 상기 게이트 스택을 이온주입 마스크로 이용하여 상기 불순물 도입층(108)에 n형 불순물 이온을 주입함에 의해 소오스/드레인 영역이 형성됨으로써 종래의 기술에 의한 리세스 게이트 트랜지스터가 얻어진다.
이와 같이, 반도체 소자의 디자인 룰이 축소됨에 따라 리세스 게이트 트랜지스터를 형성하기 위한 리세스의 오픈 사이즈가 줄어들게 되고, 식각공정의 어려움으로 인하여 상기 리세스의 하부 사이즈는 상기 리세스 상부의 오픈 사이즈 보다 줄어들게 된다. 특히, 종래의 기술과 같이, 리세스를 형성함에 있어 마스킹막을 식각하여 패턴을 형성하고, 상기 마스킹막을 식각마스크로 이용하여 반도체 기판을 식각함에 의해 리세스를 형성하는 경우에는, 리세스 상부의 오픈 사이즈에 따라 리세스의 하부 사이즈가 달라질 수 있고, 리세스의 깊이가 깊어질수록 식각공정의 한계에 의하여 리세스의 하부 사이즈는 더욱 줄어들게 된다. 또한, 식각공정의 차이에 따라서도 리세스의 하부 사이즈는 변하게 된다. 따라서, 일정하면서도 안정적으로 동작하는 디바이스 특성을 갖는 반도체 소자를 형성하기 어려운 문제가 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 리세스 게이트 트랜지스터의 리세스 형성방법을 제공함에 있다.
본 발명의 다른 목적은 마스킹막 패턴의 측벽에 일정 두께의 스페이서를 형성하여 메인 리세스(main-recess) 보다 작은 사이즈와 얕은 깊이의 프리 리세스(pre-recess)를 형성한 후, 일정 사이즈와 깊이를 갖는 메인 리세스를 형성함으로써 리세스 상부의 오픈 사이즈 만큼 리세스의 하부 사이즈를 유지할 수 있는 리세스 게이트 트랜지스터에서의 리세스 형성방법을 제공함에 있다.
본 발명의 또 다른 특성은 리세스의 하부 사이즈를 일정 사이즈 이상으로 형성함으로써 문턱전압, 드레인 유도장벽 감소, 전류구동눙력 및 스윙 특성 등의 디바이스 특성을 개선할 수 있는 리세스 게이트 트랜지스터에서의 리세스 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 안정적인 디바이스 특성을 갖는 리세스 게이트 트랜지스터에서의 리세스 형성방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터에서의 리세스 형성방법은, 리세스 게이트 트랜지스터를 형성하기 위하여 일정 사이즈와 깊이를 갖는 리세스를 형성하는 방법에 있어서: 상기 일정 사이즈 보다는 작은 사이즈를 갖고, 상기 일정 깊이 보다는 얕은 깊이를 갖는 프리 리세스를 형성하는 단계와; 상기 프리 리세스를 포함하고, 일정 사이즈와 깊이를 갖는 메인 리세스를 형성하는 단계를 포함함을 특징으로 한다.
상기 프리 리세스를 형성하는 단계는, 반도체 기판의 전면에 절연막 및 마스킹막을 형성하는 단계; 상기 결과물에 사진 및 식각공정을 진행하여 리세스가 형성될 부분을 노출시키는 마스킹막 패턴을 형성하는 단계; 상기 패턴의 측벽에 스페이서를 형성한 후, 상기 스페이서를 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각하는 단계; 및 상기 스페이서를 제거하는 단계를 포함한다.
또한, 상기 메인 리세스를 형성하는 단계는, 상기 프리 리세스를 형성하기 위해 형성된 스페이서를 제거하는 단계와; 상기 스페이서가 제거된 마스킹막 패턴을 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각하는 단계를 포함한다.
또한, 상기 메인 리세스를 형성한 후에, 상기 메인 리세스 측벽의 잔존 실리콘을 제거하고, 상기 메인 리세스의 모서리 부분을 라운딩하기 위하여 상기 메인 리세스 내에 식각공정을 진행하는 단계를 더 포함한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법은, 소자분리막에 의하여 정의된 활성영역 및 비활성영역을 갖는 반도체 기판에 리세스 게이트 트랜지스터를 형성하는 방법에 있어서: 상기 반도체 기판의 전면에 절연막 및 마스킹막을 형성하는 단계; 상기 결과물에 사진 및 식각공정을 진행하여 리세스가 형성될 부분을 노출시키는 마스킹막 패턴을 형성하는 단계; 상기 패턴의 측벽에 일정 두께의 스페이서를 형성한 후, 상기 스페이서를 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각함에 의해 프리 리세스를 형성하는 단계; 상기 스페이서를 제거한 후, 상기 패턴을 식각마스크로 이용하여 상기 반도체 기판을 식각함에 의해 메인 리세스를 형성하는 단계; 상기 메인 리세스 내에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 사이에 두고 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 5 내지 도 13은 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 5를 참조하면, p형 반도체 기판(200)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(202)이 형성되고, 상기 p형 반도체 기판(200)의 표면에 p형 불순물을 주입한 후, 소정의 열공정을 실시함으로써 p형의 웰 영역(204)이 형성된다. 상기 소자분리막(202)은 STI 등의 소자 분리방법으로 형성되고, SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 또한, 상기 소자분리막(202)은 2500Å 내지 3000Å의 깊이로 형성될 수 있으며, p형의 웰 영역이 형성된 후에 형성될 수도 있다.
이어서, 상기 소자분리막(202)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(206)이 형성된다. 상기 문턱전압 조절영역(206)은 리세스 게이트 트랜지스터의 문턱전압을 0.8V 내지 1.5V로 조절하기 위하여 소자분리막에 의해서 정의된 활성영역에 p형 불순물을 주입함으로써 형성된다. 이 경우, 상기 문턱전압 조절영역(206)은 1500Å 내지 2000Å 정도의 깊이로 형성될 수 있다.
다음으로, 상기 소자분리막(202)을 이온주입 마스크로 이용하여 n형 불순물을 이온 주입함으로써 불순물 도입층(208)이 형성된다. 이 경우, 상기 불순물 도입층(208)은 일정 깊이, 예컨대 1000Å 내지 1500Å의 깊이로 형성될 수 있고, 상기 문턱전압 조절영역(206)의 깊이보다 얕게 형성될 수 있다.
도 6을 참조하면, 도 5와 같은 결과물이 형성된 기판의 전면에 절연막(210) 및 마스킹막(212)이 형성된다. 상기 절연막(210)은 기판의 표면에 열산화 공정을 진행하여 형성되고, 700℃ 내지 800℃의 온도에서 형성된 MTO(Medium Temperature Oxide) 재질의 산화막으로 형성될 수 있다. 상기 마스킹막(212)은 식각공정의 정밀도를 높이기 위하여 후속되는 식각공정에서 식각마스크의 역할을 담당하며, 폴리실리콘 재질로 형성될 수 있다. 또한, 상기 절연막 및 마스킹막의 두께는 얻고자 하는 메인 리세스의 깊이와 후속되는 측벽 스페이서의 제거공정 등을 고려하여 설정될 수 있다. 예컨대, 상기 절연막(210)은 100Å 내지 200Å 정도의 두께로 형성될 수 있으며, 상기 마스킹막(212)은 1000Å 정도의 두께로 형성될 수 있다.
도 7을 참조하면, 메인 리세스(main-recess)가 형성될 부분을 노출시키는 포토레지스트 패턴(도면 미도시)이 상기 마스킹막(212) 상에 형성된 후, 상기 포토레지스트 패턴을 이용하여 상기 마스킹막(212)이 식각된다. 이어서, 상기 포토레지스 패턴이 에싱 또는 스트립 공정을 통해 제거된 후, 상기 식각된 마스킹막(212)을 이용하여 상기 절연막(210)을 식각함에 의해 메인 리세스가 형성될 부분을 노출시키는 마스킹막 패턴이 형성된다.
도 8을 참조하면, 상기 마스킹막(212) 패턴의 측벽에 일정 두께의 스페이서(214)가 형성된다. 상기 스페이서(214)는 상기 마스킹막(212) 패턴을 포함하는 반도체 기판의 전면에 질화막 재질의 막을 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법 등을 사용하여 증착하는 방식으로 형성한 후, 이방성 식각을 진행하여 형성된다. 또한, 상기 스페이서(214)를 산화막 재질의 막으로 형성하는 경우에는 화학기상증착법(CVD), 리플로우(reflow) 방식 또는 고밀도 플라즈마(HDP) 장비를 사용하여 증착하는 방식으로 형성된다. 또한, 상기 스페이서(214)는 20Å 내지 300Å 정도의 두께로 형성될 수 있다.
이어서, 상기 스페이서(214)를 식각마스크로 이용하여 상기 반도체 기판(200)을 일정 깊이 식각함에 의해 프리 리세스(pre-recess)가 형성된다. 상기 프리 리세스의 사이즈(b)는 얻고자 하는 메인 리세스의 사이즈(a) 보다는 작은 사이즈를 갖고, 상기 메인 리세스의 깊이 보다는 얕은 깊이를 갖도록 형성된다. 예컨대, 상기 프리 리세스는 400Å 내지 900Å 정도의 사이즈와 300Å 내지 600Å 정도의 깊이로 형성될 수 있다.
도 9를 참조하면, 상기 스페이서(214)를 습식식각 공정을 진행하여 제거된다. 상기 스페이서(214)가 질화막 재질로 형성된 경우에는 인산(H3PO4)을 이용한 습식식각으로 제거되고, 상기 스페이서(214)가 산화막 재질로 형성된 경우에는 불산(HF)을 이용한 습식식각으로 제거된다.
도 10을 참조하면, 측벽의 스페이서가 제거된 마스킹막(212) 패턴을 식각마스크로 이용하여 상기 반도체 기판(200)을 식각함에 의해 메인 리세스(216b)가 형성된다. 상기 메인 리세스(216b)는 1200Å 내지 1800Å 정도의 깊이와 700Å 내지 1000Å 정도의 사이즈로 형성되는 것이 바람직하다. 이 경우, 상기 식각공정은 상기 반도체 기판(200)이 식각됨과 동시에 상기 마스킹막(212)이 함께 식각되고, 상기 절연막(210)을 식각정지막(etching stopper)으로 하여 식각이 정지되는 것을 조건으로 진행된다.
이와 같이, 마스킹막 패턴의 측벽에 일정 두께의 스페이서를 형성하여 메인 리세스(main-recess) 보다 작은 사이즈와 얕은 깊이의 프리 리세스(pre-recess)를 먼저 형성한 후, 일정 사이즈와 깊이를 갖는 메인 리세스가 비로소 형성된다. 따라서, 메인 리세스를 형성하기 위한 반도체 기판의 식각시 식각공정의 정밀도를 높임으로써 리세스 상부의 오픈 사이즈 만큼 리세스의 하부 사이즈가 유지되는 버티컬(vertical)한 메인 리세스가 형성되도록 한다.
도 11을 참조하면, 리세스의 슬로프(slope)에 의하여 식각되지 아니한 부분을 추가로 식각하여 상기 메인 리세스(216b)의 측면을 넓히는 한편, 상기 메인 리세스(216b) 내의 모서리를 라운딩(rounding)하기 위하여 리세스 내에 등방성 식각공정, 예컨대 CDE 또는 습식식각 공정이 진행된다. 이는 리세스의 측벽에 잔존 실리콘이 남아있는 경우 기생 트랜지스터가 형성되어 디바이스 오동작을 유발시키는 것을 방지할 수 있고, 리세스 게이트 형성시 미스얼라인(mis-align)을 방지하기 위한 미스얼라인 마진(mis-align margin)을 확보할 수 있기 때문이다. 또한, 상기 리세스(216b)의 측벽 및 바닥면은 등방성 식각 공정에 의하여 100Å 내지 200Å 정도의 두께가 식각될 수 있다. 그 결과로서, 리세스 상부의 오픈 사이즈가 리세스 하단부(L)까지 유지되어 버티컬한 메인 리세스(216c)가 형성된 모습이 도 11에서 명백히 보여진다.
도 12를 참조하면, 상기 리세스 내에 게이트 절연막(218)이 형성된 후, 상기 게이트 절연막이 형성된 리세스의 측벽을 포함하는 기판의 전면에 일정 두께의 게이트 도전막(220), 제2 게이트 도전막(222) 및 캡핑막(224)이 순차적으로 형성된다. 상기 게이트 절연막(218)은 산화막 재질로서 40Å 내지 60Å 정도의 두께를 가지도록 형성되고, 950℃와 20분 정도의 건조 산소 속에서 리세스의 바닥면을 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다. 상기 제1 게이트 도전막(220)은 폴리실리콘 재질로 형성되고, 상기 리세스의 내부에 일정 길이의 빈 공간이 존재하도록 150Å 내지 250Å 정도의 두께로 형성되는 것이 바람직하다. 또한, 상기 제1 게이트 도전막(222)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있고, 폴리실리콘 재질로 형성될 수 있다. 상기 제2 게이트 도전막(224)은 통상적인 증착방법을 사용하여 형성될 수 있고, 금속인 텅스텐(W) 재질로 이루어지거나 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막으로 형성될 수 있다. 상기 제1 및 제2 게이트 도전막(222,224)은 게이트 전극을 형성하며, 폴리실리콘 재질의 단일막으로 형성될 수도 있다. 또한, 상기 캡핑막(226)은 실리콘 질화막 재질로 형성될 수 있고, 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 형성될 수 있다.
도 13을 참조하면, 도 12와 같은 결과물 상에 사진공정 및 식각공정을 진행하여 게이트 스택이 형성된 후, 상기 게이트 스택의 측벽에 게이트 스페이서(226)가 형성된다. 이어서, 상기 게이트 스페이서(226)를 이온주입 마스크로 이용하여 n형의 불순물, 예컨대 인(P), 비소(As) 등을 20KeV 내지 30KeV의 에너지 및 1.0 × 1013 내지 1.0 × 1015 ion atoms/㎠의 농도로 주입하여 상기 불순물 도입층(208)의 일부에 상기 불순물 도입층 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(227)이 형성됨으로써 마침내 본 발명에 따른 리세스 게이트 트랜지스터가 얻어진다. 또한, 상기 게이트 스페이서(226)를 형성하기 전에, 상기 게이트 스택을 이온주입 마스크로 이용하여 고농도 n+형 소오스/드레인 영역 형성시 보다 상대적으로 저농도의 n형 불순물을 낮은 에너지로 상기 불순물 도입층(208)에 이온주입하여 저농도 n형 소오스/드레인 영역(225)을 형성한 후, 상기 저농도 n형 소오스/드레인 영역(225)의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(227)이 형성될 수 있다. 이 경우, LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역이 형성된다.
도 14는 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈(L)와 문턱전압(Vth : Threshold Voltage)과의 상관관계를 그래프로 보여주고 있으며, 도 15는 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈(L)와 드레인 유도장벽 감소(DIBL : Drain Induced Barrier Lowering)와의 상관관계를 그래프로 보여주고 있다. 또한, 도 16은 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈(L)와 전류구동능력(Ids)과의 상관관계를 그래프로 보여주고 있으며, 도 17은 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈(L)와 스윙(SW)과의 상관관계를 보여주고 있다.
도 14에서는 리세스 하단부의 사이즈(L)가 커질수록 문턱전압(Vth)이 낮아져 디바이스의 특성이 개선되는 모습이 보여지고, 도 15에서는 리세스 하단부의 사이즈(L)가 커질수록 역시 드레인 유도장벽 감소(DIBL)량이 작아져 디바이스의 특성이 향상되는 모습이 보여진다. 또한, 도 16에서는 리세스 하단부의 사이즈(L)가 커질수록 전류구동능력(Ids)이 커져 특성이 개선되는 모습이 보여지고, 도 17에서는 리세스 하단부의 사이즈(L)가 커질수록 스윙(SW) 특성이 개선되는 모습이 보여진다.
도 14 내지 도 17의 결과에서 보여지는 바와 같이, 리세스 하단부의 사이즈가 크게 형성될수록 문턱전압, 드레인 유도장벽 감소, 전류구동눙력 및 스윙 특성이 개선되는 것을 확인할 수 있다. 또한, 상기 디바이스의 특성 개선 이외에도 리세스 하단부의 사이즈가 클수록 리세스 게이트에 적은 전계가 걸리게 되고, 게이트 전압에 따른 표면 퍼텐셜(potential)이 낮게 형성되는 특징이 있다. 따라서, 리세스 게이트 트랜지스터의 특성을 향상시키기 위하여는 리세스 하단부의 사이즈를 크게 형성하는 것이 요청된다 할 것이다.
본 발명의 실시예에 의하면, 마스킹막 패턴의 측벽에 일정 두께의 스페이서를 형성하여 메인 리세스(main-recess) 보다 작은 사이즈와 얕은 깊이의 프리 리세스(pre-recess)를 먼저 형성한 후, 일정 사이즈와 깊이를 갖는 메인 리세스를 비로소 형성한다. 따라서, 메인 리세스를 형성하기 위한 반도체 기판의 식각시 식각공정의 정밀도를 높임으로써 리세스 상부의 오픈 사이즈 만큼 리세스의 하부 사이즈가 유지되는 버티컬한 메인 리세스가 형성된다. 또한, 리세스의 슬로프(slope)에 의하여 식각되지 아니한 부분을 추가로 식각하여 메인 리세스의 측면을 넓히는 한편, 상기 메인 리세스 내의 모서리를 라운딩(rounding)하기 위한 등방성 식각공정이 진행됨으로써 메인 리세스의 하단부 사이즈가 유지되도록 한다.
이와 같이, 본 발명의 실시예에 따르면 리세스의 하부 사이즈를 일정 사이즈 이상으로 형성할 수 있으므로 문턱전압, 드레인 유도장벽 감소, 전류구동눙력 및 스윙 특성 등의 디바이스 특성을 개선할 수 있고, 개선된 디바이스 특성이 안정적으로 운용될 수 있는 특징이 있다.
상술한 바와 같이, 본 발명은 얻고자 하는 메인 리세스(main-recess) 보다 작은 사이즈와 얕은 깊이의 프리 리세스(pre-recess)를 형성한 후, 일정 사이즈와 깊이를 갖는 메인 리세스를 형성함으로써 리세스 상부의 오픈 사이즈 만큼 리세스의 하부 사이즈를 유지하는 효과를 갖는다.
또한, 본 발명은 리세스의 하부 사이즈를 일정 사이즈 이상으로 형성함으로써 문턱전압, 드레인 유도장벽 감소, 전류구동눙력 및 스윙 특성 등의 디바이스 특성이 개선되고, 디바이스 특성이 안정되는 효과를 갖는다.
도 1 내지 도 4는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
도 5 내지 도 13은 본 발명의 실시예에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
도 14는 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈와 문턱전압(Vth)과의 상관관계를 그래프로 보여주는 도면이다.
도 15는 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈와 드레인 유도장벽 감소(DIBL)와의 상관관계를 그래프로 보여주는 도면이다.
도 16은 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈와 전류구동능력(Ids)과의 상관관계를 그래프로 보여주는 도면이다.
도 17은 리세스 게이트 트랜지스터에서의 리세스 하단부의 사이즈와 스윙(SW)과의 상관관계를 보여주는 도면이다.
<도면의 주요부분들에 대한 참조 부호들의 설명>
200 : 반도체 기판 202 : 소자분리막
204 : 웰 영역 206 : 문턱전압 조절영역
208 : 불순물 도입층 210 : 절연막
212 : 마스킹막 214 : 스페이서
216a : 프리 리세스 216b : 메인 리세스
218 : 게이트 절연막 220, 222 : 게이트 도전막
224 : 캡핑막 225 : 저농도 저농도 소오스/드레인 영역
226 : 게이트 스페이서 227 : 고농도 소오스/드레인 영역
Claims (14)
- 리세스 게이트 트랜지스터를 형성하기 위하여 일정 사이즈와 깊이를 갖는 리세스를 형성하는 방법에 있어서:상기 일정 사이즈 보다는 작은 사이즈를 갖고, 상기 일정 깊이 보다는 얕은 깊이를 갖는 프리 리세스(pre-recess)를 형성하는 단계와;상기 프리 리세스를 포함하고, 일정 사이즈와 깊이를 갖는 메인 리세스(main-recess)를 형성하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항에 있어서, 상기 프리 리세스를 형성하는 단계는,반도체 기판의 전면에 절연막 및 마스킹막을 형성하는 단계;상기 결과물에 사진 및 식각공정을 진행하여 메인 리세스가 형성될 부분을 노출시키는 마스킹막 패턴을 형성하는 단계;상기 패턴의 측벽에 스페이서를 형성한 후, 상기 스페이서를 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각하는 단계; 및상기 스페이서를 제거하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항 또는 제 2항에 있어서,상기 프리 리세스는 400Å 내지 900Å의 사이즈로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항 또는 제 2항에 있어서,상기 프리 리세스는 300Å 내지 600Å의 깊이로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 2항에 있어서,상기 스페이서는 실리콘 산화막 재질 또는 실리콘 질화막 재질로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 2항에 있어서,상기 스페이서는 20Å 내지 300Å의 두께로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항에 있어서, 상기 메인 리세스를 형성하는 단계는,상기 프리 리세스를 형성하기 위해 형성된 스페이서를 제거하는 단계와;상기 스페이서가 제거된 마스킹막 패턴을 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 7항에 있어서,상기 스페이서가 질화막 재질로 형성된 경우에는 인산(H3PO4)을 이용한 습식식각 공정을 진행하여 제거되고, 상기 스페이서가 산화막 재질로 형성된 경우에는 불산(HF)을 이용한 습식식각 공정을 진행하여 제거됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 7항에 있어서,상기 반도체 기판을 식각함과 동시에 상기 마스킹막을 함께 식각함을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항에 있어서,상기 메인 리세스는 70㎚ 내지 100㎚의 사이즈와 1200Å 내지 1800Å의 깊이로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 1항에 있어서, 상기 메인 리세스를 형성한 후에,상기 메인 리세스 측벽의 잔존 실리콘을 제거하고, 상기 메인 리세스의 모서리 부분을 라운딩하기 위하여 상기 메인 리세스 내에 식각공정을 진행하는 단계를 더 포함함을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 11항에 있어서,상기 식각공정은 등방성 식각공정이 진행됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 제 11항에 있어서,상기 메인 리세스의 측벽 및 바닥면은 등방성 식각 공정에 의하여 100Å 내지 200Å의 두께가 더 식각됨을 특징으로 하는 리세스 게이트 트랜지스터에서의 리세스 형성방법.
- 소자분리막에 의하여 정의된 활성영역 및 비활성영역을 갖는 반도체 기판에 리세스 게이트 트랜지스터를 형성하는 방법에 있어서:상기 반도체 기판의 전면에 절연막 및 마스킹막을 형성하는 단계;상기 결과물에 사진 및 식각공정을 진행하여 리세스가 형성될 부분을 노출시키는 마스킹막 패턴을 형성하는 단계;상기 패턴의 측벽에 일정 두께의 스페이서를 형성한 후, 상기 스페이서를 식각마스크로 이용하여 상기 반도체 기판을 일정 깊이 식각함에 의해 프리 리세스를 형성하는 단계;상기 스페이서를 제거한 후, 상기 패턴을 식각마스크로 이용하여 상기 반도체 기판을 식각함에 의해 메인 리세스를 형성하는 단계;상기 메인 리세스 내에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 사이에 두고 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |