KR20080030387A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀지역 및 주변지역으로 구획되며, 상기 각 지역에 베리어막과 배선용 도전막 및 질화막 계열의 하드마스크막으로 이루어진 비트라인이 형성되고, 상기 비트라인 양측벽에 제1스페이서가 구비된 반도체기판 상에 평탄화가 이루어진 제1층간절연막을 형성하는 단계와, 상기 셀지역의 비트라인을 포함하여 제1층간절연막 상에 캡핑막을 형성하는 단계와, 상기 캡핑막을 식각마스크로 이용해서 상기 주변지역의 비트라인 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인 하드마스크막을 선택적으로 제거하여 상기 비트라인 도전막을 노출시키는 홈을 형성하는 단계와, 상기 홈의 양측면에 제2스페이서를 형성하는 단계와, 상기 제2스페이서가 형성된 상기 홈이 매립되도록 기판 전면 상에 제2층간절연막을 형성하는 단계와, 상기 셀지역의 제2층간절연막을 식각하여 상기 기판 부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 스토리지 노드용 콘택플러그를 형성하는 단계와, 상기 스토리지 노드용 콘택플러그를 포함한 기판 전면 상에 스토리지 노드를 한정하는 홀이 구비된 몰드절연막을 형성하는 단계와, 상기 몰드절연막 상에 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계와, 상기 제3층간절연막을 식각하여 상기 주변지역의 비트라인 도전막을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 메탈콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래의 문제점을 나타내는 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체기판 20: 베리어막
30: 배선용 도전막 40: 하드마스크막
50: 비트라인 60: 제1스페이서
70: 제1층간절연막 80: 캡핑막
90: 제2스페이서 100: 제2층간절연막
110: 스토리지 노드용 콘택플러그
120: 몰드절연막 130: 홀
140: 스토리지 노드 150: 유전체막
160: 플레이트 노드 170: 캐패시터
180: 제3층간절연막 190: 메탈콘택플러그
H: 홈 C: 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택플러그와 비트라인간의 오정렬을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 비트라인과 금속배선간을 연결시키기 위한 콘택플러그는 상기 비트라인의 도전막 상에 형성하게 되면서 상기 비트라인과 콘택하게 되는데, 상기 콘택플러그 영역을 한정하는 콘택홀이 비트라인 상에 오정렬(misalignment)로 형성되거나, 또는, 상기 콘택홀 형성을 위한 식각 공정시 식각 CD(Critical Dimension)가 클 경우, 상기 비트라인의 도전막에서 식각멈춤이 이루어지지 않고, 상기 비트라인의 도전막까지 식각되어지는 문제가 발생하게 된다.
이와 같은 현상은, 도 1에 도시된 바와 같이, 상기 콘택홀 내에 형성된 콘택플러그가 비트라인과의 오버랩(overlap) 마진(margin) 부족으로 상기 콘택플러그와 비트라인간의 단선 발생을 초래하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택플러그가 형성되는 콘택홀이 비트라인 상에 정렬로 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 셀지역 및 주변지역으로 구 획되며, 상기 각 지역에 베리어막과 배선용 도전막 및 질화막 계열의 하드마스크막으로 이루어진 비트라인이 형성되고, 상기 비트라인 양측벽에 제1스페이서가 구비된 반도체기판 상에 평탄화가 이루어진 제1층간절연막을 형성하는 단계; 상기 셀지역의 비트라인을 포함하여 제1층간절연막 상에 캡핑막을 형성하는 단계; 상기 캡핑막을 식각마스크로 이용해서 상기 주변지역의 비트라인 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인 하드마스크막을 선택적으로 제거하여 상기 비트라인 도전막을 노출시키는 홈을 형성하는 단계; 상기 홈의 양측면에 제2스페이서를 형성하는 단계; 상기 제2스페이서가 형성된 상기 홈이 매립되도록 기판 전면 상에 제2층간절연막을 형성하는 단계; 상기 셀지역의 제2층간절연막을 식각하여 상기 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 스토리지 노드용 콘택플러그를 형성하는 단계; 상기 스토리지 노드용 콘택플러그를 포함한 기판 전면 상에 스토리지 노드를 한정하는 홀이 구비된 몰드절연막을 형성하는 단계; 상기 몰드절연막 상에 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 상기 주변지역의 비트라인 도전막을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 메탈콘택플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 캡핑막은 산화막 또는 폴리실리콘막 계열의 막으로 형성하는 것을 특징으로 한다.
상기 홈은 그 상단부가 하단부 보다 큰 폭을 갖도록 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략히 설명하면, 본 발명은 주변지역의 비트라인 상부막, 즉, 질화막 계열의 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인의 상부막을 식각하여 상기 비트라인의 배선용 도전막을 노출시키는 홈을 형성하고 나서, 상기 홈의 양측면에 제2스페이서를 형성하는 것을 특징으로 한다.
이렇게 하면, 상기 제2스페이서가 형성된 홈이 상기 비트라인의 도전막 보다 넓은 폭을 갖게 되면서, 상기 홈이 구비된 비트라인 상에 메탈콘택플러그 형성시 상기 메탈콘택플러그가 상기 홈 안쪽에 형성하게 되어 상기 비트라인과 메탈콘택플러그의 오정렬(misalignment)을 개선시킬 수 있게 된다.
자세하게, 도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 2a를 참조하면, 셀영역(Cell)과 주변회로영역(Peri)으로 구획되며, 상기 각 지역에 베리어막(20)과 배선용 도전막(30) 및 질화막 계열의 하드마스크막(40)으로 이루어진 비트라인(50)이 형성되고, 상기 비트라인(50) 양측벽에 제1스페이서(60)가 구비된 반도체기판(10)을 마련한다. 그런다음, 상기 비트라인(50)을 덮도록 기판 전면 상에 제1층간절연막(70)을 증착한 후, 상기 비트라인의 하드마스크 막(40)이 노출될 때까지 상기 제1층간절연막(70)을 식각하여 평탄화시킨다.
도 2b를 참조하면, 상기 비트라인(50)을 포함하여 제1층간절연막(70) 상에 산화막 또는 폴리실리콘막 계열의 캡핑막(capping layer, 80)을 증착한 후, 상기 셀지역에만 캡핑막(80)이 형성하도록 주변지역의 캡핑막을 식각하여 제거한다.
그런다음, 상기 캡핑막(80)을 식각마스크로 이용해서 상기 주변지역의 비트라인 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인 하드마스크막을 식각 공정을 통해 선택적으로 제거하여 상기 비트라인 도전막(30)을 노출시키는 홈(H)을 형성한다.
이때, 상기 홈(H)은 그 상단부가 하단부 보다 넓은 폭을 갖도록 형성된다.
도 2c를 참조하면, 상기 홈(H)의 표면을 포함한 기판 전면 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 전면 식각하여 상기 홈(H)의 양측면에 제2스페이서(90)를 형성한다.
이때, 상기 홈(H)은 그 상단부가 하단부 보다 넓은 폭을 갖음으로써, 상기 제2스페이서(90)가 형성된 홈(H)은 상기 비트라인 배선용 도전막(40) 보다 x 만큼 넓은 폭을 갖게 된다.
여기서, 본 발명은 상기 비트라인의 상부막, 즉, 질화막 계열의 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인의 하드마스크막을 제거하여 상기 비트라인 도전막(30)을 노출시키는 홈(H)을 형성한 후, 상기 홈(H)의 양측면에 제2스페이서(90)를 형성함으로서, 후속에 상기 홈의 저면 부분, 즉, 비트라인 도전막 상에 메탈콘택플러그 형성시 상기 메탈콘택플러그가 상기 홈 안쪽에 형 성하게 되므로, 상기 비트라인과 메탈콘택플러그간의 오정렬을 개선시킬 수 있다.
구체적으로는, 상기 비트라인의 상부막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인의 상부막을 제거하여 상기 비트라인 도전막 상에 형성된 홈의 양측면에 제2스페이서를 형성하게 되면 상기 제2스페이서가 형성된 홈의 폭이 배선용 도전막(30) 보다 넓은 폭을 갖게 됨에 따라, 상기 홈의 저면 부분, 즉, 비트라인의 도전막 상에 형성되는 메탈콘택플러그는 상기 홈 안쪽에서 형성되기 때문에 상기 비트라인과 메탈콘택플러그간에 발생되는 오정렬을 방지할 수 있게 된다.
따라서, 상기 비트라인과 메탈콘택플러그간의 오정렬이 개선됨에 따라 공정 마진 확보 및 수율 향상을 기대할 수 있다.
도 2d를 참조하면, 상기 제2스페이서(90)가 형성된 상기 홈(H)이 매립되도록 기판 전면 상에 제2층간절연막(100)을 증착한 후, 상기 셀지역의 제2층간절연막(100)을 식각하여 상기 셀지역의 기판 부분을 노출시키는 콘택홀을 형성한다.
그런다음, 상기 콘택홀이 매립되도록 상기 제2층간절연막(100) 상에 도전막을 증착한 후, 이를 식각하여 상기 콘택홀 내에 스토리지 노드용 콘택플러그(110)를 형성한다.
도 2e를 참조하면, 상기 스토리지 노드용 콘택플러그(110)를 포함한 기판 전면 상에 몰드절연막(120)을 증착한 후, 이를 식각하여 상기 셀지역의 콘택플러그(110)를 노출시키며 스토리지 노드를 한정하는 홀(130)을 형성한다.
그런다음, 상기 몰드절연막(120) 표면 상에 스토리지 노드(140)를 형성한 후, 상기 스토리지 노드(140)를 포함한 몰드절연막(120) 상에 유전체막(150)과 플 레이트 노드(160)를 형성하여 셀지역에 캐패시터(170)를 형성한다.
도 2f를 참조하면, 상기 캐패시터(170)를 포함한 기판 전면 상에 제3층간절연막(180)을 증착한 후, 이를 식각하여 상기 주변지역의 비트라인 도전막(30), 즉, 상기 홈(H)의 저면 부분을 노출시키는 플러그용 콘택홀(C)을 형성한다.
이때, 상기 콘택홀(C)은 상기 제2스페이서가 형성된 홈 안쪽에 형성하게 된다.
그런다음, 상기 콘택홀(C)이 매립되도록 기판 전면 상에 도전막을 증착한 후, 이를 식각하여 상기 콘택홀(C) 내에 메탈콘택플러그(190)를 형성한다.
전술한 바와 같이, 본 발명은 상기 비트라인 도전막 상에 제2스페이서가 구비된 홈으로 인해, 상기 비트라인과 콘택하는 메탈콘택플러그가 상기 홈 안쪽으로 형성하게 되면서 상기 비트라인과 메탈콘택플러그간의 오정렬을 개선시킬 수 있게 된다.
이후, 도시하지는 않았으나 공지된 일련의 후속공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 비트라인의 상부막, 즉, 질화막 계열의 하드마 스크막 양측벽에 형성된 스페이서를 포함하여 상기 비트라인의 하드마스크막을 제거하여 상기 비트라인의 도전막을 노출시키는 홈을 형성한 후, 상기 홈 양측면에 스페이서를 형성함으로서, 상기 비트라인과 콘택되는 메탈콘택플러그 형성시, 상기 메탈콘택플러그가 상기 홈 안쪽에 형성하게 되면서 상기 비트라인과 메탈콘택플러그간의 오정렬을 개선시킬 수 있다.
따라서, 본 발명은 비트라인과 메탈콘택플러그간의 오정렬을 개선함으로서, 공정 마진 확보 및 소자의 수율 향상을 기대할 수 있게 된다.

Claims (3)

  1. 셀지역 및 주변지역으로 구획되며, 상기 각 지역에 베리어막과 배선용 도전막 및 질화막 계열의 하드마스크막으로 이루어진 비트라인이 형성되고, 상기 비트라인 양측벽에 제1스페이서가 구비된 반도체기판 상에 평탄화가 이루어진 제1층간절연막을 형성하는 단계;
    상기 셀지역의 비트라인을 포함하여 제1층간절연막 상에 캡핑막을 형성하는 단계;
    상기 캡핑막을 식각마스크로 이용해서 상기 주변지역의 비트라인 하드마스크막 양측벽에 형성된 제1스페이서를 포함하여 상기 비트라인 하드마스크막을 선택적으로 제거하여 상기 비트라인 도전막을 노출시키는 홈을 형성하는 단계;
    상기 홈의 양측면에 제2스페이서를 형성하는 단계;
    상기 제2스페이서가 형성된 상기 홈이 매립되도록 기판 전면 상에 제2층간절연막을 형성하는 단계;
    상기 셀지역의 제2층간절연막을 식각하여 상기 기판 부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 스토리지 노드용 콘택플러그를 형성하는 단계;
    상기 스토리지 노드용 콘택플러그를 포함한 기판 전면 상에 스토리지 노드를 한정하는 홀이 구비된 몰드절연막을 형성하는 단계;
    상기 몰드절연막 상에 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막을 식각하여 상기 주변지역의 비트라인 도전막을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 메탈콘택플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 캡핑막은 산화막 또는 폴리실리콘막 계열의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 홈은 그 상단부가 하단부 보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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