KR20080060385A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 60nm 이하의 고집적 반도체 소자의 소자분리막 형성방법에 있어서, 보이드 없이 균일한 소자분리막을 형성할 수 있고, 제조 공정을 단순화하여 제조 비용을 감소시킬 수 있으며, 소자분리막의 유효높이를 균일하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 입구부 폭이 증가되도록 습식세정공정을 실시하여 상기 패드 질화막을 제거하는 동시에 상기 도전막의 상부 폭을 선택적으로 감소시키는 단계와, 상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
소자분리막, HDP 산화막, 트렌치, 입구부 폭, 매립 특성

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 DRAM 소자 제조방법을 설명하기 위해 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 기판 111 : 게이트 절연막
112 : 폴리실리콘막 113 : 텅스텐실리사이드막
114 : 게이트 하드마스크 115 : 게이트 전극
116 : 스페이서 117, 119 : 층간절연막
118 : 랜딩 플러그 120 : 하드마스크
120A : 하드마스크 패턴 121 : 포토레지스트 패턴
122 : 비트라인 콘택홀 123 : 비트라인 콘택 플러그
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 디램(Dynamic Random Access Memory, DRAM) 소자의 콘택 플러그(contact plug) 형성방법에 관한 것이다.
반도체 메모리 소자 중 DRAM 소자는 하나의 트랜지스터(1 Transistor)와 하나의 캐패시터(1 Capacitor)로 구성(1T1C)된 복수의 단위 셀을 포함하는 셀 영역과 그 이외의 주변회로 영역으로 크게 구분된다.
이때, 셀 영역에는 복수의 셀 트랜지스터가 형성되는데, 비트라인(bitline)은 이러한 셀 트랜지스터의 접합영역에 연결되어 실제로 데이터를 전송하는 역할을 한다. 통상, 이러한 비트라인은 워드라인(wordline)용 게이트 전극 사이의 랜딩 콘택 플러그(landing contact plug, 이하 랜딩 플러그라 함) 및 그 상부의 비트라인 콘택 플러그를 통해 게이트 전극의 양측 기판 내에 형성된 접합영역(junction region)과 전기적으로 연결된다.
도 1은 종래기술에 따른 DRAM 소자 제조방법을 설명하기 위해 도시한 단면도로서, 이를 참조하여 종래기술에 따른 DRAM 소자 제조방법에 대해 살펴보기로 한다. 여기서는, 셀 영역에 한정하여 설명하기로 한다.
먼저, 기판(10) 상에 게이트 산화막(11)을 형성한 후, 게이트 산화막(11) 상에 게이트 도전막으로 폴리실리콘막(12) 및 텅스텐실리사이드막(13)을 차례로 형성한다.
이어서, 게이트 도전막 상에 게이트 하드마스크(14)를 형성한 후, 마스 크(mask) 공정 및 식각공정을 실시하여 게이트 하드마스크(14), 게이트 도전막 및 게이트 산화막(11)을 식각한다. 이로써, 게이트 산화막(11)/폴리실리콘막(12)/텅스텐실리사이드막(13)/게이트 하드마스크(14)의 적층구조를 갖는 복수의 게이트 전극(15)이 형성된다.
이어서, 게이트 전극(15)의 양측벽에 스페이서(16, sapcer)를 형성한 후, 기판(10) 전면에 층간절연 및 이웃하는 게이트 전극(15) 간을 서로 분리시키기 위한 층간절연막(17)을 형성한다.
이어서, 게이트 전극(15) 사이의 기판(10) 이 노출되도록 층간절연막(17)을 선택적으로 식각하여 게이트 전극(15) 사이의 기판(10) 내에 형성된 접합영역을 노출시키는 오픈부, 즉 콘택홀(미도시, contact hole)을 형성한다.
이어서, 콘택홀 내에 각각 매립되는 복수의 콘택 플러그, 즉 랜딩 플러그(18)를 형성한다.
이어서, 랜딩 플러그(18)가 형성된 층간절연막(17) 상부 전면에 층간절연막(19)을 증착한 후, 셀 영역에서의 비트라인 콘택 형성을 위한 콘택 마스크인 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 식각 마스크로 층간절연막(19)을 식각하여 랜딩 플러그(18)를 노출시키는 오픈부, 즉 비트라인 콘택홀(미도시)를 형성한다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 비트라인 콘택홀 내에 매립되는 콘택 플러그, 즉 비트라인 콘택 플러그(20)를 형성한다.
그러나, 이러한 종래기술에 따른 DRAM 소자 제조방법을 적용하게 되면 다음과 같은 문제가 발생한다.
예컨대, 포토레지스트 패턴을 통해 층간절연막(19)을 식각하여 비트라인 콘택홀을 형성하다 보면, 식각 특성상 층간절연막(19)의 측벽이 버티컬(vertical)한 프로파일(profile)로 식각되지 않게 된다. 따라서, 비트라인 콘택홀의 측벽이 포지티브(positive)한 경사(slope)각을 갖게 된다. 즉, 비트라인 콘택홀이 상부 폭보다 하부 폭이 좁은 형태를 갖게 된다. 이에 따라, 도 1에서와 같이, 비트라인 콘택 플러그(20)의 하부면적이 감소하게 되므로 비트라인 콘택 저항이 증가하는 문제가 발생하게 된다. 이는, 셀 영역에 있어서 셀 저항을 증가시키는 원인이 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 반도체 소자의 콘택 플러그가 측벽이 버티컬한 프로파일(상·하부 폭이 동일)을 갖도록 하여 콘택 플러그의 저항을 감소시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 절연막 및 금속물질을 함유한 하드마스크를 차례로 형성하는 단계와, 상기 하드마스크 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 하 드마스크를 식각하여 측벽이 버티컬한 프로파일을 갖는 하드마스크 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 하드마스크 패턴을 통해 상기 절연막을 식각하여 측벽이 버티컬한 프로파일을 갖는 오픈부를 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 오픈부 내에 매립되는 플러그를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 게이트 전극이 형성된 기판 상부에 상기 게이트 전극을 서로 절연시키기 위한 제1 절연막을 형성하는 단계와, 상기 게이트 전극 사이의 상기 기판이 노출되도록 상기 제1 절연막을 식각하여 제1 오픈부를 형성하는 단계와, 상기 제1 오픈부 내에 매립되는 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그를 포함한 상기 제1 절연막 상 전면에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 금속물질을 함유한 하드마스크 및 포토레지스트 패턴을 차례로 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 하드마스크를 식각하여 측벽이 버티컬한 프로파일을 갖는 하드마스크 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 랜딩 플러그가 노출되도록 상기 하드마스크 패턴을 통해 상기 제2 절연막을 식각하여 측벽이 버티컬한 프로파일을 갖는 제2 오픈부를 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 제2 오픈부 내에 매립되는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시한 공정단면도이다. 여기서는, 일례로 DRAM 소자 제조방법에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 기판(110) 상에 게이트 절연막(111)을 형성한 후, 게이트 산화막(111) 상에 게이트 도전막으로 폴리실리콘막(112) 및 텅스텐실리사이드막(113)을 차례로 형성한다. 이때, 게이트 절연막(111)은 산화막 또는 질화막을 함유한 산화막 물질로 형성할 수 있다.
이어서, 텅스텐실리사이드막(113) 상에 게이트 하드마스크(114)를 형성한다. 이때, 게이트 하드마스크(114)는 질화막 계열의 물질로 형성하는 것이 바람직하다.
이어서, 마스크 공정 및 식각공정을 실시하여 기판(110) 일부가 노출되도록 게이트 하드마스크(114), 텅스텐실리사이드막(113), 폴리실리콘막(112) 및 게이트 절연막(111)의 일부를 식각한다. 이로써, 기판(110) 상에는 게이트 절연막(111)/폴리실리콘막(112)/텅스텐실리사이드막(113)/게이트 하드마스크(114)의 적층구조를 갖는 복수의 게이트 전극(115)이 형성된다.
이어서, 게이트 전극(115)을 포함한 기판(110) 상부면 단차를 따라 스페이서용 절연막을 증착한 후, 에치백(etchback) 공정을 실시하여 게이트 전극(115)의 양측벽에 스페이서(116)를 형성한다.
이어서, 불순물 이온주입공정을 실시하여 스페이서(116)로 인해 노출된 기판(110) 내에 접합영역(미도시), 즉 소스 및 드레인 영역을 형성한다.
이어서, 스페이서(116)가 형성된 기판(110) 전면에 층간절연 및 이웃하는 게이트 전극(115) 간을 서로 분리시키기 위한 층간절연막(117)을 형성한다. 이때, 층간절연막(117)은 산화막 계열의 물질로 형성한다. 바람직하게는, 층간절연막(117)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 층간절연막(117) 상에 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각마스크로 이용한 식각공정을 실시하여 게이트 전극(115) 사이의 기판(110) 이 노출되도록 층간절연막(117)의 일부를 선택적으로 식각한다. 이로써, 게이트 전극(115) 사이의 기판(110) 내에 형성된 상기 접합영역을 노출시키는 오픈부, 즉 콘택홀(미도시)이 형성된다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 콘택홀이 매립되도록 전도성 물질을 증착한 후, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 콘택홀 내에 각각 매립되는 복수의 콘택 플러그, 즉 랜딩 플러그(118)를 형성한다.
이어서, 랜딩 플러그(118)가 형성된 층간절연막(117) 상부 전면에 다시 층간절연막(119)을 형성한다. 이때, 층간절연막(119)은 층간절연막(117)과 동일하게 산화막 계열의 물질로 형성한다.
이어서, 층간절연막(119) 상에 하드마스크(120)를 증착한다. 여기서, 하드마스크(120)는 TiN, Ti, W 및 WSi의 일군에서 선택된 어느 하나의 막으로 형성하는 것이 바람직하다.
이때, 하드마스크를 TEOS(Tetra Ethyle Ortho Silicate)/아모르퍼스카본(amorphous carbon) 적층막으로 형성하게 되면, 아모르퍼스카본막이 산화막 물질에 대한 식각 선택비가 나빠 후속 층간절연막(119)의 식각시 패터닝(patterning)이 제대로 되지 않는 문제가 발생한다. 따라서, 본 발명의 실시예에서는 하드마스크(120)로 TiN, Ti, W 및 WSi의 일군에서 선택된 어느 하나의 막을 이용하는 것이다. 바람직하게, 하드마스크(120)는 약 200Å의 두께로 얇게 증착한다.
한편, TEOS/아모르퍼스카본 적층막으로 형성하는 경우에는 통상 TEOS막을 약 300Å, 아모르퍼스카본막을 약 1500Å의 두께로 형성하게 되는데, 이로 인해 그 상부에 형성되는 포토레지스트 패턴의 두께 또한 증가시켜야 하는 문제가 있다. 따라서, 본 발명의 실시예에서는 TiN, Ti, W 및 WSi의 일군에서 선택된 어느 하나의 막 을 이용 얇게(약 200Å) 증착하여 하드마스크(120)로 사용하기 때문에, 후속으로 형성되는 포토레지스트 패턴(121, 도 2b 참조)의 두께를 감소시킬 수 있다. 또한, TEOS/아모르퍼스카본 적층막으로 형성하는 경우에 비하여 공정을 단순화할 수 있어 TAT(Turn Around Time)을 감소시킬 수 있다.
이어서, 도 2b에 도시된 바와 같이, 하드마스크(120, 도 2a 참조) 상에 비트라인 콘택 형성을 위한 콘택 마스크인 포토레지스트 패턴(121)을 형성한다.
이어서, 포토레지스트 패턴(121)을 식각마스크로 이용한 식각공정을 실시하여 하드마스크(120)를 식각한다. 이러한 식각공정시에는 Cl2/BCl3 혼합가스를 이용한다.
이때, Cl2는 염소계 가스로 포토레지스트 패턴(121)과 하드마스크(120), 그리고 층간절연막(119)과 하드마스크(120) 간의 식각 선택비를 증가시켜주어 식각공정시 포토레지스트 패턴(121) 및 층간절연막(119)은 손실되지 않고 하드마스크(120)만이 선택적으로 식각되도록 한다. 또한, BCl3 가스는 식각공정시 하드마스크(120) 측벽 경사각을 결정짓는 가스로, 하드마스크(120)의 상부에서보다 하부에서 식각이 빨리 진행되도록 한다. 이로써, 동도면에서와 같이 버티컬한 측벽 프로파일을 갖는 하드마스크 패턴(120A)이 형성된다.
이와 같이, 하드마스크(120)의 식각공정시 Cl2/BCl3 혼합가스를 이용하게 도면 버티컬한 측벽 프로파일을 갖는 하드마스크 패턴(120A)이 형성되는 이유는 다음과 같다.
즉, 기존에는 포토레지스트 패턴을 식각마스크로 하여 바로 층간절연막을 식각하였는데, 이러한 경우 포토레지스트 패턴의 특성에 의해 층간절연막이 하부에서보다 상부에서 식각이 많이 이루어져 층간절연막의 측벽이 포지티브한 경사각을 갖게 되었다. 따라서, 본 발명의 실시예에서는 포토레지스트 패턴(121)과 층간절연막(119) 사이에 하드마스크(120)를 추가로 형성하되, 식각공정시 BCl3 가스를 이용하여 하드마스크(120)의 측벽이 네가티브한 경사각을 갖고 식각되도록 함으로써, 기존의 포지티브한 경사각을 버티컬하게 보상하는 것이다.
특히, 층간절연막(119)은 산화막 계열의 물질로, CxFy(x, y는 자연수) 계열의 가스, 예컨대 CF4 또는 C5F8 가스를 이용하여 식각할 때 제거되는 특성을 갖고 있어 하드마스크(120)의 식각공정시 Cl2/BCl3 혼합가스를 이용하게 되면 층간절연막(119)은 거의 식각되지 않아 손실이 발생하지 않는다.
이어서, 도 2c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(121, 도 2b 참조)을 제거한다.
이어서, 하드마스크 패턴(120A)을 식각마스크로 이용한 식각공정을 실시하여 층간절연막(119)을 식각한다. 이러한 식각공정시에는 CF4 또는 C5F8 가스를 이용한다. 따라서, 층간절연막(119)은 하드마스크 패턴(120A)과 동일한 패턴으로 측벽이 버티컬한 프로파일을 갖도록 식각된다. 이로써, 랜딩 플러그(118)를 노출시키는 오픈부, 즉 비트라인 콘택홀(122)이 버티컬한 측벽 프로파일을 갖고 형성된다.
이어서, 도 2d에 도시된 바와 같이, R 세정공정을 실시하여 하드마스크 패 턴(120A, 도 2c 참조)을 제거한다. 여기서, R 세정공정이란 H2SO4 및 H2O2를 이용한 세정공정을 말한다. 이때, R 세정공정 후에도 제거되지 않고 잔류할 수 있는 하드마스크 패턴(120A) 물질은 후속으로 진행되는 비트라인 베리어 메탈(barrier metal) 식각공정시 모두 제거되도록 할 수 있다. 따라서, 본 발명의 실시예에 따르면, 하드마스크 패턴(120A)의 잔류물을 완벽히 제거할 수 있다.
이어서, 비트라인 콘택홀(122, 도 2c 참조)이 매립되도록 전도성 물질을 증착한 후, CMP 공정을 실시하여 비트라인 콘택홀(122) 내에 매립되는 비트라인 콘택 플러그(123)를 형성한다. 이때, 비트라인 콘택홀(122)이 버티컬한 측벽 프로파일을 갖고 있기 때문에, 비트라인 콘택홀(122) 내에 매립되는 비트라인 콘택 플러그(123) 또한 버티컬한 측벽 프로파일을 갖게 된다. 따라서, 비트라인 콘택 플러그(123)가 상·하부에서 동일한 폭을 갖게 되므로 기존에 비해 비트라인 콘택 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들이 있다.
첫째, 본 발명에 의하면, 포토레지스트 패턴과 층간절연막 사이에 금속 물질을 함유한 하드마스크를 추가로 형성하고, 포토레지스트 패턴을 통해 먼저 하드마스크를 식각하여 측벽이 버티컬한 프로파일을 갖는 하드마스크 패턴을 형성한 후, 이를 통해 층간절연막을 식각하여 층간절연막 내에 측벽이 버티컬한 프로파일을 갖는 오픈부를 형성한 다음 오픈부 내에 매립되는 콘택 플러그를 형성함으로써, 콘택 플러그가 측벽이 버티컬한 프로파일(즉, 플러그의 상·하부 폭이 동일한 형태)을 갖도록 할 수 있다. 이를 통해, 콘택 플러그의 저항을 감소시킬 수 있다. 따라서, 전체적으로 셀 저항을 감소시킬 수 있다.
둘째, 본 발명에 의하면, 포토레지스트 패턴과 층간절연막 사이에 형성된 금속 물질을 함유한 하드마스크(TiN, Ti, W 또는 WSi)를 식각마스크로 하여 층간절연막을 식각하기 때문에, 다른 하드마스크 물질(예컨대, TEOS/아모르퍼스카본 적층막)을 사용하는 경우에 비하여 공정을 단순화할 수 있어 TAT(Turn Around Time)을 감소시킬 수 있다.
셋째, 본 발명에 의하면, 포토레지스트 패턴과 층간절연막 사이에 형성된 금속 물질을 함유한 하드마스크(TiN, Ti, W 또는 WSi)를 식각마스크로 하여 층간절연막을 식각하기 때문에, 다른 하드마스크 물질(예컨대, TEOS/아모르퍼스카본 적층막)을 사용하는 경우에 비하여 하드마스크의 두께를 감소시켜 포토레지스트 패턴의 두께를 감소시킬 수 있으므로, 마스크(mask) 공정시 포토레지스트의 두께 마진을 확보할 수 있다.

Claims (14)

  1. 기판 상부에 절연막 및 금속물질을 함유한 하드마스크를 차례로 형성하는 단계;
    상기 하드마스크 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 하드마스크를 식각하여 측벽이 버티컬한 프로파일을 갖는 하드마스크 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 하드마스크 패턴을 통해 상기 절연막을 식각하여 측벽이 버티컬한 프로파일을 갖는 오픈부를 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계; 및
    상기 오픈부 내에 매립되는 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 하드마스크는 TiN, Ti, W 및 WSi의 일군에서 선택된 어느 하나의 물질로 형성하는 반도체 소자 제조방법.
  3. 제 2 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 하드마스크의 식각시 Cl2/BCl3 혼합가스를 이용하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 산화막 계열의 물질로 형성하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 절연막을 식각하는 단계는,
    CxFy(x, y는 자연수) 계열의 가스를 이용하는 반도체 소자 제조방법.
  6. 제 1 항에 있어서,
    상기 하드마스크 패턴을 제거하는 단계는,
    R 세정공정을 실시하여 이루어지는 반도체 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 R 세정공정 후 잔류하는 상기 하드마스크 패턴의 잔류물은 상기 플러그 상부에 형성될 베리어막의 식각공정시 모두 제거되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 게이트 전극이 형성된 기판 상부에 상기 게이트 전극을 서로 절연시키기 위한 제1 절연막을 형성하는 단계;
    상기 게이트 전극 사이의 상기 기판이 노출되도록 상기 제1 절연막을 식각하여 제1 오픈부를 형성하는 단계;
    상기 제1 오픈부 내에 매립되는 랜딩 플러그를 형성하는 단계;
    상기 랜딩 플러그를 포함한 상기 제1 절연막 상 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 금속물질을 함유한 하드마스크 및 포토레지스트 패턴을 차례로 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 하드마스크를 식각하여 측벽이 버티컬한 프로파일을 갖는 하드마스크 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 랜딩 플러그가 노출되도록 상기 하드마스크 패턴을 통해 상기 제2 절연 막을 식각하여 측벽이 버티컬한 프로파일을 갖는 제2 오픈부를 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계; 및
    상기 제2 오픈부 내에 매립되는 비트라인 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 하드마스크는 TiN, Ti, W 및 WSi의 일군에서 선택된 어느 하나의 물질로 형성하는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 하드마스크의 식각시 Cl2/BCl3 혼합가스를 이용하는 반도체 소자 제조방법.
  11. 제 8 항에 있어서,
    상기 제1 및 제2 절연막은 산화막 계열의 물질로 형성하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 절연막을 식각하는 단계는,
    CxFy(x, y는 자연수) 계열의 가스를 이용하는 반도체 소자 제조방법.
  13. 제 8 항에 있어서,
    상기 하드마스크 패턴을 제거하는 단계는,
    R 세정공정을 실시하여 이루어지는 반도체 소자 제조방법.
  14. 제 13 항에 있어서,
    상기 R 세정공정 후 잔류하는 상기 하드마스크 패턴의 잔류물은 상기 비트라인 콘택 플러그 상부에 형성될 베리어막의 식각공정시 모두 제거되는 것을 특징으로 하는 반도체 소자 제조방법.
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