KR100571627B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 셀콘택 플러그 형성시 마스크 패턴을 바 타입으로 유지하고 콘택 간의 스페이싱을 확보하면서 셀콘택 플러그 형성시 비트라인 콘택 플러그까지 동시에 형성할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 복수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴을 포함한 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 게이트전극 패턴 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립하도록 전도막을 형성하는 단계; 상기 전도막 상에 후속 비트라인 콘택이 이루어질 부분만을 마스킹하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각마스크로 상기 게이트전극 패턴이 노출되도록 상기 전도막을 식각하여 서로 아이솔레이션된 복수의 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
비트라인 콘택, 셀콘택 플러그, 마스크 패턴, 홀 타입, 비트라인, 스토리지노드 콘택 .

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 셀콘택을 위한 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진.
도 2는 홀 타입의 셀콘택 플러그 형성용 마스크 패턴을 이용하여 셀콘택 플러그용 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 콘택 플러그 형성 공정을 도시한 단면도.
도 4는 홀 타입의 마스크 패턴을 이용한 식각 공정으로 플러그 아이솔레이션이 이루어진 반도체 소자를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 301 : 게이트 절연막
302 : 게이트 전도막 303 : 게이트 하드마스크
304 : 불순물 확산영역 305 : 식각정지막
306 : 제1층간절연막
307a : 비트라인 콘택이 이루어질 제1셀콘택플러그
307b : 스토리지노드 콘택이 이루어질 제2셀콘택플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 형태를 갖도록 하는 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막 또는 스페이서 등이 필요하다.
도 1은 셀콘택을 위한 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진이다.
도 1을 참조하면, y 방향으로 확장된 라인 형태의 게이트전극(G)이 'd'의 간격으로 배치되어 있다. 게이트전극(G)의 폭 'w'와 게이트전극(G) 사이의 간격 'd'에 의해 그 반도체 소자의 피치(Pitch)를 구할 수 있는 바, 통상 피치는 '(w+d)/2' 이다. 게이트전극(G) 상에 I-타입의 셀콘택 플러그용 마스크 패턴(M)이 배치되어 있다.
마스크 패턴(M)에 의해 하부의 층간절연막(일명, 워드라인 절연막 이라고도 함)이 식각되어 게이트전극(G) 사이의 기판의 불순물 확산영역을 노출시키는 복수의 셀콘택 플러그용 콘택홀이 형성되어 있다. 셀콘택 플러그용 콘택홀 중 'BLC'는 후속 비트라인 콘택이 이루어질 부분이고, 'SNC'는 후속 스토리지노드 콘택이 이루어질 부분이다.
한편, 후속 공정에 의해 콘택홀에 매립되고 서로 아이솔레이션된 복수의 셀콘택 플러그가 형성되며, 'BLC' 부분에 형성되는 셀콘택 플러그는 후속 공정에 의해 비트라인 콘택 플러그와 콘택되며, 비트라인 콘택 플러그에 콘택되며 게이트전극(G)과 교차하는 x 방향으로 확장된 라인 형태로 비트라인(도시하지 않음)이 형성된다,
또한, 'SNC' 부분에 형성되는 셀콘택 플러그는 후속 공정에 의해 스토리지노드 콘택 플러그와 콘택되며, 스토리지노드 콘택 플러그 상에는 셀 캐패시터가 형성된다.
여기서, 셀콘택 플러그 형성용 마스크 패턴(M)은 바 타입(Bar-type)이다.
한편, 120nm 이하의 디자인룰이 적용되는 DRAM의 경우 공정 단순화를 위해 셀콘택 플러그와 비트라인 콘택 플러그를 하나의 공정으로 동시에 형성하고자 하는 노력이 강구되고 있다.
셀콘택 플러그와 비트라인 콘택 플러그를 하나의 공정으로 형성하기 위해서 는 셀콘택 플러그용 마스크 패턴을 현재의 바 타입에서 홀 타입(Hole type)으로 변경해야 한다.
도 2는 홀 타입의 셀콘택 플러그 형성용 마스크 패턴을 이용하여 셀콘택 플러그용 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진이다.
도 2를 참조하면, 홀 타입의 마스크 패턴에 의해 홀 형태의 복수의 콘택홀이 형성되어 있음을 알 수 있다. 여기서, SNC는 스토리지노드 콘택이 이루어질 부분이며, BLC는 비트라인 콘택이 이루어질 부분이다.
한편, 셀콘택을 위해 홀 타입의 마스크 패턴을 이용할 경우에는 콘택 간의 스페이싱(Spacing)이 부족하게 되고, 이로 인해 콘택 간의 브릿지가 발생할 가능성이 있다.
또한, 후속 비트라인 콘택 및 스토리지노드 콘택 형성을 위한 식각 공정에서 오버랩 마진(Overlap margin) 감소로 인해 미스얼라인될 경우 스토리지노드와 비트라인 간이 브릿지가 발생하게 된다.
아울러, 브릿지 방지를 위해 콘택 사이즈를 줄일 경우 콘택 저항 증가의 문제와 사이즈 축소에 따른 콘택 낫 오픈(Contact not open)의 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀콘택 플러그 형성시 마스크 패턴을 바 타입으로 유지하고 콘택 간의 스페이싱을 확보하면서 셀콘택 플러그 형성시 비트라인 콘택 플러그까지 동시에 형성할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 복수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴을 포함한 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 게이트전극 패턴 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립하도록 전도막을 형성하는 단계; 상기 전도막 상에 후속 비트라인 콘택이 이루어질 부분만을 마스킹하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각마스크로 상기 게이트전극 패턴이 노출되도록 상기 전도막을 식각하여 서로 아이솔레이션된 복수의 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 셀콘택 형성시 바 타입으로 셀콘택을 위한 콘택홀을 형성하고, 셀콘택 플러그용 전도막을 증착한 다음, 비트라인 콘택이 이루어질 부분 만을 덮도록 홀 타입의 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 비트라인 콘택이 이루어질 부분에서는 절연막 상부까지 플러그가 남도록 하며, 이 때 스토리지노드 콘택이 이루어질 부분에서는 플러그가 절연막에 매립되어 아이솔레이션되게 한다.
따라서, 기존의 셀콘택 플러그 형성시 마스크 패턴을 바 타입으로 유지하면서 콘택 간의 스페이싱을 확보하고, 셀콘택 플러그 형성시 비트라인 콘택 플러그까지 동시에 형성시킬 수 있어 비트라인 콘택 형성시 공정 마진을 확보할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 콘택 플러그 형성 공정을 살펴 본다.
먼저, 도 3a에 도시된 바와 같이, 필드절연막과 웰 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(300) 상에 게이트 하드마스크(303)/게이트 전도막(302)/게이트 절연막(301)이 적층된 복수의 게이트전극 패턴(G)을 형성한다.
여기서, 게이트 절연막(301)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(302)은 통상 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(303)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(302)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G) 사이의 기판(300)에 소스/드레인 접합 등의 불순물 확산영역(304)을 형성한다.
이어서, 게이트전극 패턴(G)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(305)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(305)이 형성되도록 하는 것이 바람직하며, 식각정지막(305)으로는 질화막 계열의 물질막을 이용한다.
이어서, 식각정지막(305)이 형성된 전체 구조 상부에 산화막 계열의 제1층간절연막(306)을 형성한다.
제1층간절연막(306)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 제1층간절연막(306) 상에 셀 콘택 플러그 형성을 위한 바 타입의 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴과 그 하부의 층 사이에서의 접착 특성을 높이고, 난반사를 방지하기 위해 반사방지막을 사용할 수 있다.
계속해서, 포토레지스트 패턴을 식각마스크로 제1층간절연막(306)과 식각정지막(305)을 식각하여 이웃하는 게이트전극 패턴(G) 사이의 불순물 확산영역(304)을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
전술한 콘택홀 형성 공정은 대체적으로, 제1층간절연막(306)과 게이트 하드마스크(303)의 식각선택비를 이용한 SAC 식각 공정으로, 포토레지스트 패턴을 식각마스크로 제1층간절연막(306)을 식각하여 식각정지막(305)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막(305)과 스페이서 등을 제거하여 기판(300, 구체적으로는 불순물 확산영역(304))을 노출시키는 콘택홀 오픈 공정 및 콘택홀의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴과 같이 제거된다.
이어서, 콘택홀이 형성된 전면에 플러그 형성용 전도막(307)을 증착하여 콘택홀을 충분히 매립시킨다.
즉, 전면에 플러그 형성용 전도막(307)을 증착하여 콘택홀을 통해 노출된 불순물 확산영역(304)과 접속시킨다.
이 때, 플러그 형성용 전도막(307)으로는 폴리실리콘막을 주로 이용하며, 이 외에도 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 방식을 이용한 실리콘막 즉, SEG막 등을 사용할 수 있다.
이어서, 플러그 형성용 전도막(307) 상에 후속 비트라인 콘택이 이루어질 부분만을 마스킹하는 마스크 패턴(308)을 형성한다. 마스크 패턴(308)은 홀 타입을 사용한다.
이어서, 도 3b에 도시된 바와 같이, 마스크 패턴(308)을 식각 마스크로 플러그 형성용 전도막(307)을 식각하여 서로 아이솔레이션된 제1셀콘택플러그(307a)와 제2셀콘택플러그(307b)로 이루어진 복수의 플러그를 형성한다.
이 때, 후속 스토리지노드 콘택이 이루어질 부분에서는 게이트 하드마스크(303)와 평탄화되도록 플러그 형성용 전도막(307)을 식각함으로써, 제2셀콘택플러그(307b) 끼리 아이솔레이션시킨다.
마스크 패턴(308)으로 홀 타입을 사용하였으므로 마스크 패턴(308)을 식각마스크로 게이트 하드마스크(303)가 노출되도록 식각 공정을 실시하면, 비트라인 콘택이 이루어질 제1셀콘택플러그(307a) 또한 제2셀콘택플러그(307b) 및 이웃하는 제1셀콘택플러그(307a)와도 아이솔레이션된다.
도 4는 홀 타입의 마스크 패턴을 이용한 식각 공정으로 플러그 아이솔레이션이 이루어진 반도체 소자를 도시한 평면도이다.
도 4를 참조하면, 스토리지노드 콘택이 이루어질 제2셀콘택플러그(307b)는 게이트전극(G)의 게이트 하드마스크와 평탄화되어 아이솔레이션되어 있고, 비트라인 콘택이 이루어질 제1셀콘택플러그(307a) 위에는 마스크 패턴(308)이 남아 있음을 알 수 있다. 도4에서 원으로 도시된 도면부호 '308'이 마스크패턴이고, 마스크패턴(308) 아래에는 도시되지 않았지만 제1셀콘택플러그(307a)가 위치한다.
식각 공정은 통상의 플라즈마를 이용한 식각을 이용하며, 플로린(Fluorine) 베이스 가스를 사용하고, 플러그 형성용 전도막(307)이 폴리실리콘일 경우에는 여기에 Cl2 등의 Cl기를 첨가한 가스를 사용한다.
제1셀콘택플러그(307a)는 제2셀콘택플러그(307b)에 비해 게이트 하드마스크(303) 및 층간절연막(306) 보다 상부로 돌출된 형태이며, 돌출되는 부분은 소자의 디자인 룰을 감안하여 플러그 형성용 전도막(307) 증착시 그 증착 두께를 제어함으로써 조절이 가능하다.
여기서, 제1셀콘택플러그(307a)는 제2셀콘택플러그(307b)에 비해 게이트전극(G) 상부로 돌출된 형태이므로 그 자체로서 셀콘택 플러그와 비트라인 콘택 플러그 기능을 동시에 할 수 있다.
따라서, 후속 공정에서 식각 또는 평탄화 등의 간단한 공정만을 실시함으로써 비트라인 콘택 플러그를 형성할 수 있다.
이어서, 마스크 패턴(308)을 제거한다.
다음으로, 도 3c에 도시된 바와 같이, 제1,2 셀콘택플러그(307a, 307b)가 형성된 전면에 제2층간절연막(309)을 증착한다.
제2층간절연막(309)은 통상의 산화막 계열의 절연성 물질막을 사용한다.
이어서, 도 3d에 도시된 바와 같이, 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 통해 제2층간절연막(309)을 평탄화한 다.
이어서, 도 3e에 도시된 바와 같이, 제2층간절연막(309) 상에 마스크 패턴(310)을 형성하고, 마스크 패턴(310)을 식각마스크로 제2층간절연막(309)을 식각하여 제1셀콘택플러그(307a)를 노출시킨다.
후속공정으로, 마스크 패턴(310)을 제거한 다음, 노출된 제1셀콘택플러그(307a)에 콘택된 비트라인을 형성하게 된다.
따라서, 셀콘택 플러그 형성 공정에서 비트라인 콘택 플러그를 동시에 형성함으로써 비트라인 콘택 플러그 형성 공정에 비해 공정의 난이도를 줄여 공정 마진을 확보할 수 있다.
한편, 도 3d의 평탄화 공정에서 제1셀콘택플러그(307a)가 노출되는 타겟으로 제2층간절연막(309)을 제거할 경우 도 3e의 마스크 패턴(310)의 형성 공정 및 식각 공정을 생략할 수 있다.
이 경우에는 종래기술에 비해 공정을 단순화할 수 있는 장점이 추가된다.
전술한 바와 같이 이루어지는 본 발명은, 셀콘택 형성시 바 타입으로 셀콘택을 위한 콘택홀을 형성하고, 셀콘택 플러그용 전도막을 증착한 다음, 비트라인 콘택이 이루어질 부분 만을 덮도록 홀 타입의 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 비트라인 콘택이 이루어질 부분에서는 절연막 상부까지 플러그가 남도록 하며, 이 때 스토리지노드 콘택이 이루어질 부분에서는 플러그가 절연막에 매립되어 아이솔레이션되게 함으로써, 기존의 셀콘택 플러그 형성시 마스크 패턴을 바 타입으로 유지하면서 콘택 간의 스페이싱을 확보하고, 셀콘택 플러그 형성시 비트 라인 콘택 플러그까지 동시에 형성시킬 수 있어 비트라인 콘택 형성시 공정 마진을 확보하며 공정을 단순화할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 별도의 비트라인 콘택 플러그 형성 공정을 생략할 수 있고 플러그 간의 브릿지 발생을 억제할 수 있어, 반도체 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 기판 상에 복수의 게이트전극 패턴을 형성하는 단계;
    상기 게이트전극 패턴을 포함한 전면에 제1절연막을 형성하는 단계;
    상기 제1절연막을 선택적으로 식각하여 상기 게이트전극 패턴 사이의 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 충분히 매립하도록 전도막을 형성하는 단계;
    상기 전도막 상에 후속 비트라인 콘택이 이루어질 부분만을 마스킹하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 상기 게이트전극 패턴이 노출되도록 상기 전도막을 식각하여 서로 아이솔레이션된 복수의 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 플러그를 형성하는 단계에서,
    상기 복수의 플러그 중 후속 공정에 의해 스토리지노드 콘택이 이루어질 제1플러그는 상기 게이트전극 패턴의 상부와 평탄화되며, 후속 비트라인 콘택이 이루어질 제2플러그는 상기 게이트전극 패턴 및 상기 제1절연막에 비해 상부로 돌출되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2플러그는 셀콘택 플러그 및 비트라인 콘택 플러그의 역할을 동시에 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 복수의 플러그를 형성하는 단계 후,
    상기 마스크 패턴을 제거하는 단계;
    상기 복수의 플러그를 포함하는 전면에 제2절연막을 증착하는 단계;
    상기 제2플러그가 노출되는 타겟으로 상기 제2절연막을 제거하여 평탄화하는 단계; 및
    상기 제2플러그 상에 비트라인을 형성하는 단계
    를 더 포함하는 것을 특징으로 하느 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 복수의 플러그를 형성하는 단계 후,
    상기 마스크 패턴을 제거하는 단계;
    상기 복수의 플러그를 포함하는 전면에 제2절연막을 증착하는 단계;
    상기 제2절연막을 제거하여 평탄화하는 단계; 및
    상기 제2절연막을 선택적으로 식각하여 상기 제2플러그를 노출시키는 단계; 및
    상기 노출된 제2플러그 상에 비트라인을 형성하는 단계
    를 더 포함하는 것을 특징으로 하느 반도체 소자 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 마스크 패턴은 홀 타입인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 콘택홀을 형성하는 단계에서, 바 타입의 마스크 패턴을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전도막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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